CN112994660B - 触发器电路和振荡器 - Google Patents

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Abstract

提供触发器电路和振荡器，抑制电路规模和消耗电流。构成如下的触发器电路：该触发器电路具有N个门电路，所述门电路输出与时钟信号和输入信号对应的输出信号，并且来自第N‑1所述门电路的所述输出信号作为第N所述门电路的所述输入信号，其中，N为3以上的整数，所述N个门电路包含：第一MOS晶体管组，其由在对输出所述输出信号的输出信号节点的电位进行保持时截止的MOS晶体管构成；以及第二MOS晶体管组，其由在对所述输出信号节点的电位进行保持时导通的MOS晶体管构成，所述第一MOS晶体管组的至少1个MOS晶体管的阈值电压比所述第二MOS晶体管组的至少1个MOS晶体管的阈值电压高。

Description

触发器电路和振荡器
技术领域
本发明涉及触发器电路和振荡器。
背景技术
以往，公知有构成将多个MOS晶体管串联连接起来而得的门电路的触发器(flip-flop)电路，该触发器电路通过输入信号和时钟信号对各MOS晶体管的导通/截止进行控制，将MOS晶体管间的节点的电位作为输出信号向后级的门电路传递信号。在这样的触发器电路(TSPC(True Single Phase Clocking)型触发器电路)中，在以夹着某个节点的方式连接的MOS晶体管的双方都截止的浮置状态下会产生应保持该节点的电位的期间。在使触发器电路高速动作的情况下，浮置状态不会成为问题，但在使其低速动作的情况下，有时由于截止的MOS晶体管的漏电流而无法正确地保持电位。在专利文献1中公开了如下的结构：为了使处于浮置状态的节点的电平固定，设置由延迟电路等构成的电平固定单元。
专利文献1：日本特开2005-318479号公报
在上述的现有技术中，由于需要设置电平固定单元，所以电路规模增大，消耗电流有可能增加。
发明内容
用于解决上述问题的触发器电路具有N个门电路，门电路输出与时钟信号和输入信号对应的输出信号，并且来自第N-1门电路的输出信号成为第N门电路的输入信号，其中，N为3以上的整数，N个门电路包含：第一MOS晶体管组，其由在对输出输出信号的输出信号节点的电位进行保持时截止的MOS晶体管构成；以及第二MOS晶体管组，其由在对输出信号节点的电位进行保持时导通的MOS晶体管构成，第一MOS晶体管组的至少1个MOS晶体管的阈值电压比第二MOS晶体管组的至少1个MOS晶体管的阈值电压高。
附图说明
图1是本发明的一个实施方式的振荡器的结构图。
图2是示出触发器电路的图。
图3是触发器电路的时序图。
图4是示出触发器电路的图。
图5是示出触发器电路的图。
图6是示出触发器电路的图。
图7是示出触发器电路的图。
图8是示出触发器电路的图。
图9是触发器电路的时序图。
图10是示出触发器电路的图。
图11是示出触发器电路的图。
图12是示出触发器电路的图。
图13是示出触发器电路的图。
图14是示出2分频电路的结构例的图。
图15是示出触发器电路的图。
图16是示出触发器电路的图。
图17是示出触发器电路的图。
图18是示出触发器电路的图。
图19是示出触发器电路的图。
图20是示出触发器电路的图。
标号说明
1：振荡器；2：振荡电路；3：振子；10：振荡用电路；20：分数N-PLL电路；30：分频电路；40：输出电路；50：调节器；60：调节器；70：控制电路；80：串行接口电路；90：非易失性存储器；D：输入信号节点；G1：第一门电路；G2：第二门电路；G3：第三门电路；Inv：CMOS反相器电路。
具体实施方式
这里，按照下述的顺序对本发明的实施方式进行说明。
(1)振荡器的结构：
(1-1)触发器电路的结构：
(1-2)触发器电路的动作：
(1-2-1)第三MOS晶体管、第九MOS晶体管的阈值电压：
(1-2-2)第五MOS晶体管、第七MOS晶体管的阈值电压：
(1-2-3)第二MOS晶体管、第四MOS晶体管的阈值电压：
(2)其他实施方式：
(1)振荡器的结构：
图1是本发明的一个实施方式的振荡器的结构图。振荡器1是包含振荡电路2和振子3的振荡器，振荡电路2和振子3收纳在未图示的封装中。在本实施方式中，振子3是使用石英作为基板材料的石英振子，例如使用AT切或SC切的石英振子。振子3也可以是SAW(Surface Acoustic Wave：表面声波)谐振器或MEMS(Micro Electro MechanicalSystems：微电子机械***)振子。另外，作为振子3的基板材料，除了石英以外，还可以使用钽酸锂、铌酸锂等压电单晶、锆钛酸铅等压电陶瓷等压电材料、或硅半导体材料等。作为振子3的激励手段，可以使用基于压电效应的激励手段，也可以使用基于库仑力的静电驱动。
振荡电路2设置有作为电源端子的Vcc端子、作为接地端子的GND端子、作为差动输出端子的OUT_P端子和OUT_N端子、外部接口用的SDA端子和SCL端子、作为与振子3的连接端子的XI端子和XO端子。Vcc端子、GND端子、OUT_P端子、OUT_N端子、SDA端子以及SCL端子还与振荡器1的外部端子(未图示)连接。
在本实施方式中，振荡电路2构成为包含振荡用电路10、分数N-PLL电路20、分频电路30、输出电路40、调节器50、调节器60、控制电路70、串行接口(I/F)电路80以及非易失性存储器90。另外，本实施方式的振荡电路2也可以是省略或变更这些要素的一部分、或者追加其他要素的结构。振荡电路2可以是单芯片化的半导体集成电路(IC：integratedcircuit)，也可以由多个芯片的IC构成，还可以一部分由分立式部件构成。
振荡用电路10是用于使振子3振荡的电路，将振子3的输出信号放大并反馈给振子3。振荡用电路10输出基于振子3的振荡的时钟信号(振荡信号)REFCLK。例如，由振子3和振荡用电路10构成的振荡电路也可以是皮尔斯振荡电路、反相型振荡电路、考毕兹振荡电路、哈特里振荡电路等各种类型的振荡电路。
分数N-PLL电路20根据从控制电路70输入的分频比生成时钟信号PLLCLK，该时钟信号PLLCLK是时钟信号REFCLK的频率(参考频率)的整数倍或(整数+分数)倍。这里，如果设分频比的整数部分(整数分频比)为N，设分数部分(分数分频比)为F/M，则在时钟信号REFCLK的频率fREFCLK和时钟信号PLLCLK的频率fPLLCLK之间，下式(1)的关系成立。
【数学式1】
分频电路30以从控制电路70输入的输出分频比P(P为1以上的整数)对分数N-PLL电路20输出的时钟信号PLLCLK进行分频，生成时钟信号CLKO。这里，在时钟信号PLLCLK的频率fPLLCLK和时钟信号CLKO的频率fCLKO之间，下式(2)的关系成立。
【数学式2】
因此，根据式(1)和式(2)，在时钟信号REFCLK的频率fREFCLK与时钟信号CLKO的频率fCLKO之间，下式(3)的关系成立。
【数学式3】
输出电路40将分频电路30输出的时钟信号CLKO转换为由非反相信号CKP和反相信号CKN构成的差动信号。该非反相信号CKP从输出端子OUT_P输出到外部，反相信号CKN从输出端子OUT_N输出到外部。输出电路40例如可以是LVDS(Low Voltage DifferentialSignaling：低电压差分信号)电路、PECL(Positive Emitter Coupled Logic:正射极耦合逻辑)电路、LVPECL(Low Voltage PECL:低电压正射极耦合逻辑)电路等差动输出电路。但是，输出电路40也可以是单端的输出电路。
调节器50基于从Vcc端子供给的电源电压Vcc，生成比Vcc低的恒定电压Vreg1。该恒定电压Vreg1被提供为振荡用电路10的电源电压以及分数N-PLL电路20的一部分电路的电源电压。
调节器60基于从Vcc端子供给的电源电压Vcc，生成比Vcc低的恒定电压Vreg2。该恒定电压Vreg2被提供为分数N-PLL电路20的一部分电路和分频电路30的电源电压。
在本实施方式中，恒定电压Vreg1和恒定电压Vreg2是相同的电压，但只要在以Vreg1为电源电压的电路和以Vreg2为电源电压的电路的接口部分不产生误动作，则Vreg1和Vreg2也可以不同。
在本实施方式中，串行接口电路80是I2C标准的数字接口电路，从SDA端子输入输出串行数据信号，从SCL输入时钟信号。构成为能够经由该SDA端子、SCL端子以及串行接口电路80从外部装置对控制电路70所具有的未图示的控制寄存器、非易失性存储器90进行读/写。另外，串行接口电路80也可以是I2C以外的通信标准的接口电路。另外，振荡器1也可以不具有接口专用的外部端子(在图1中为SDA端子以及SCL端子)，例如，也可以构成为通过从外部切换模式，而使OUT_P端子、OUT_N端子、或者未图示的功能端子兼用作接口用的外部端子。
控制电路70具有未图示的控制寄存器，根据控制寄存器的设定值，控制振荡用电路10、分数N-PLL电路20以及分频电路30的各动作。在控制寄存器中，能够进行电荷泵电路的电流源中的电流大小的设定、振荡用电路10的频率调整值等的设定、分数N-PLL电路20的整数分频比N和分数分频比F/M的设定、分频电路30的输出分频比P的设定等。在本实施方式中，外部装置经由串行接口电路80设定电流的大小I、整数分频比N、分数分频比F/M、输出分频比P，并提供给分数N-PLL电路20。然后，分频电路30根据输出分频比P对时钟信号PLLCLK进行分频，从OUT_P端子和OUT_N端子输出由式(3)决定的频率的时钟信号。
非易失性存储器90由EEPROM(Electrically Erasable Programmable Read-OnlyMemory：电可擦可编程只读存储器)等实现，存储振荡器1启动时(电源接通时)所需的数据等。例如，也可以在非易失性存储器90中存储振荡控制用电路的频率调整等的控制数据、电荷泵电路的电流源中的电流的大小I、整数分频比N、分数分频比F/M以及输出分频比P的各初始值等。控制电路70在振荡器1启动时(电源接通时)等，读出存储在非易失性存储器90中的数据，并设定在控制寄存器中，进行各种控制。
(1-1)触发器电路的结构：
在本实施方式的振荡器1的至少一部分中利用本发明的一个实施方式的触发器电路。例如，能够用于分数N-PLL电路20具有的Δ∑调制电路、分频电路等。当然，本发明的一个实施方式的触发器电路也可以用于各种电路。
图2是示出本发明的一个实施方式的触发器电路的图。触发器电路具有门电路，该门电路是输出与时钟信号和输入信号对应的输出信号的N个(N为3以上的整数)门电路，并且来自第(N-1)门电路的输出信号成为第N门电路的输入信号。在本实施方式中，N为3，将它们称为第一门电路G1～第三门电路G3。另外，来自第三门电路G3的输出信号是CMOS反相器电路Inv的输入信号。
第一门电路G1～第三门电路G3和CMOS反相器电路Inv设置在作为既定电位的电源节点的高电位节点Vdd与作为接地节点的低电位节点Vss之间。
各门电路具有在高电位节点Vdd与低电位节点Vss之间串联连接的多个MOS晶体管。在本实施方式中，第一门电路G1、第二门电路G2、第三门电路G3具有3个MOS晶体管，CMOS反相器电路Inv具有两个MOS晶体管。
第一门电路G1具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第一MOS晶体管P12、第二MOS晶体管P21、第三MOS晶体管N31。第一MOS晶体管P12的源极与高电位节点Vdd连接，漏极与第二MOS晶体管P21的源极连接。第三MOS晶体管N31的漏极与第二MOS晶体管P21的漏极连接，第三MOS晶体管N31的源极与低电位节点Vss连接。
第二门电路G2具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第四MOS晶体管P41、第五MOS晶体管N51、第六MOS晶体管N62。第四MOS晶体管P41的源极与高电位节点Vdd连接，漏极与第五MOS晶体管N51的漏极连接。第六MOS晶体管N62的漏极与第五MOS晶体管N51的源极连接，第六MOS晶体管N62的源极与低电位节点Vss连接。
第三门电路G3具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第七MOS晶体管P71、第八MOS晶体管N82、第九MOS晶体管N91。第七MOS晶体管P71的源极与高电位节点Vdd连接，漏极与第八MOS晶体管N82的漏极连接。第九MOS晶体管N91的漏极与第八MOS晶体管N82的源极连接，第九MOS晶体管N91的源极与低电位节点Vss连接。
CMOS反相器电路Inv具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第十MOS晶体管Pi和第十一MOS晶体管Ni。第十MOS晶体管Pi的源极与高电位节点Vdd连接，漏极与第十一MOS晶体管Ni的漏极连接。第十一MOS晶体管Ni的源极与低电位节点Vss连接。
另外，晶体管的标号中的P表示P型的PMOS晶体管，N表示N型的NMOS晶体管(以下同样)。因此，在图2所示的触发器电路中，第一MOS晶体管P12、第二MOS晶体管P21、第四MOS晶体管P41、第七MOS晶体管P71以及第十MOS晶体管Pi是PMOS晶体管，第三MOS晶体管N31、第五MOS晶体管N51、第六MOS晶体管N62、第八MOS晶体管N82、第九MOS晶体管N91以及第十一MOS晶体管Ni是NMOS晶体管。在各晶体管的标号中，P或N后附带的数值的高位的数值是用于识别个别的MOS晶体管的编号，低位的数值是用于识别晶体管组(后述)的编号。因此，P12表示第一MOS晶体管属于第二MOS晶体管组。
触发器电路具有被输入针对触发器电路的输入信号的输入信号节点D和被输入时钟信号的时钟信号节点CLK。输入信号节点D与构成第一门电路G1的第一MOS晶体管P12和第三MOS晶体管N31的栅极连接。时钟信号节点CLK与构成第一门电路G1的第二MOS晶体管P21的栅极连接。并且，时钟信号节点CLK与构成第二门电路G2的第四MOS晶体管P41的栅极和第六MOS晶体管N62的栅极连接。此外，时钟信号节点CLK与构成第三门电路G3的第九MOS晶体管N91的栅极连接。
在触发器电路中，来自第(N-1)门电路的输出信号成为第N门电路的输入信号。即，在第一门电路G1中，第二MOS晶体管P21的漏极与第三MOS晶体管N31的漏极之间的节点是输出信号节点V1。而且，输出信号节点V1也作为向第二门电路G2输入输入信号的输入信号节点来发挥功能，输出信号节点V1与构成第二门电路G2的第五MOS晶体管N51的栅极连接。
并且，在第二门电路G2中，第四MOS晶体管P41的漏极与第五MOS晶体管N51的漏极之间的节点是输出信号节点V2。而且，输出信号节点V2也作为向第三门电路G3输入输入信号的输入信号节点来发挥功能，输出信号节点V2与构成第三门电路G3的第七MOS晶体管P71和第八MOS晶体管N82的栅极连接。
此外，在第三门电路G3中，第七MOS晶体管P71的漏极与第八MOS晶体管N82的漏极之间的节点是输出信号节点QX。而且，输出信号节点QX也作为向CMOS反相器电路Inv输入输入信号的输入信号节点来发挥功能，输出信号节点QX与第十MOS晶体管Pi和第十一MOS晶体管Ni的栅极连接。第十MOS晶体管Pi的漏极与第十一MOS晶体管Ni的漏极之间的节点是用于从触发器电路输出输出信号的输出信号节点Q。
通过以上结构，向触发器电路输入输入信号的输入信号节点D的电位经过各门电路的转换和CMOS反相器电路Inv的转换而被用作输出信号节点Q的输出。即，触发器电路从输出信号节点Q输出与输入信号节点D和时钟信号节点CLK的电位对应的电位。当然，输出信号节点QX的电位也可以用作输出信号。
(1-2)触发器电路的动作：
接着，对以上结构的触发器电路的动作进行说明。图3是示出触发器电路的动作的时序图。这里，假设输入信号节点D取高电平和低电平，对时钟信号节点CLK施加作为固定周期的脉冲的时钟信号。在本实施方式中，也将高电平称为“1”，将低电平称为“0”。
在图3所示的例子中，输入信号节点D、时钟信号节点CLK的状态是高电位或低电位这两个状态。并且，输出信号节点V1、V2、QX、Q的状态也是高电位或低电位这两个状态。因此，在本实施方式中，也将高电位称为“1”，将低电位称为“0”。
图4示出了时刻T1的触发器电路的各节点的状态和各晶体管的状态。节点的状态用1或0表示，关于晶体管的状态即导通或截止，将导通的MOS晶体管通过用虚线的矩形包围来表示，将截止的MOS晶体管通过不用矩形包围来表示(以下同样)。
如图3所示，在时刻T1，输入信号节点D的状态为“0”。之后，假设在时刻T2，输入信号节点D的状态变化为“1”，在时刻T3，输入信号节点D的状态变化为“0”。并且，时刻T4是在时刻T3之后时钟信号节点CLK的状态第一次从“0”变化为“1”的时刻。在时刻T1，输入信号节点D的状态为“0”，时钟信号节点CLK的状态为“0”，由此，第一MOS晶体管P12导通，第二MOS晶体管P21导通，第三MOS晶体管N31截止。其结果是，输出信号节点V1成为与高电位节点Vdd导通的状态，输出信号节点V1的状态为“1”。
在该情况下，输出信号节点V1的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第四MOS晶体管P41导通，第五MOS晶体管N51导通，第六MOS晶体管N62截止。其结果是，输出信号节点V2成为与高电位节点Vdd导通的状态，输出信号节点V2的状态为“1”。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91截止。其结果是，输出信号节点QX成为与高电位节点Vdd和低电位节点Vss都不导通的状态。因此，输出信号节点QX的状态是通过保持输出信号节点V2变化为“1”之前的输出信号节点QX的状态来决定的。在图4所示的例子中，假设输出信号节点QX的状态为“1”。在该情况下，CMOS反相器电路Inv的输出信号节点Q的状态为“0”。另外，在本说明书中，将节点与高电位节点Vdd和低电位节点Vss都不导通的状态称为浮置状态。在图4中，在黑底上用白色的数值表示输出信号节点QX为浮置状态。非浮置状态时的状态在白底上用黑色的数值表示。
(1-2-1)第三MOS晶体管、第九MOS晶体管的阈值电压：
在图4所示的状态之后，当到达时刻T11时，在输入信号节点D的状态维持为“0”的状态下，时钟信号节点CLK的状态变化为“1”。图5示出了该情况下的各节点的状态和各晶体管的状态。在时刻T11，输入信号节点D的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12导通，第二MOS晶体管P21截止，第三MOS晶体管N31截止。其结果是，输出信号节点V1成为与高电位节点Vdd和低电位节点Vss都不导通的状态，但在前一时刻，输出信号节点V1的状态为“1”，因此成为保持该状态“1”的状态。
这样，当节点为浮置状态时，该节点的电位不由高电位节点Vdd或低电位节点Vss的电位确定。即，当高电位节点Vdd或低电位节点Vss中的任意一个与节点导通时，该节点被确定为与导通的高电位节点Vdd或低电位节点Vss同等的电位。但是，在高电位节点Vdd和低电位节点Vss这两者均不与节点导通的浮置状态的情况下，该节点的电位通过保持前一个节点状态来确定。
如上所述，在图5所示的例子中，输出信号节点V1是与高电位节点Vdd和低电位节点Vss都不导通的状态，因此，在浮置状态下保持“1”。另外，在图3中，通过“×”记号来表示在输出信号节点V1中产生的浮置状态(以下，在其他节点中也同样如此)。
此外，在图5所示的例子中，输出信号节点V1处于浮置状态为“1”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51导通，第六MOS晶体管N62导通。其结果是，输出信号节点V2成为与低电位节点Vss导通的状态，输出信号节点V2的状态为“0”。
此外，输出信号节点V2的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71导通，第八MOS晶体管N82截止，第九MOS晶体管N91导通。其结果是，输出信号节点QX成为与高电位节点Vdd导通的状态。因此，输出信号节点QX的状态为“1”。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“0”。
如以上那样，在本实施方式的触发器电路中，当在输入信号节点D的状态维持为“0”的状态下，时钟信号节点CLK的状态变化为“1”时，输出信号节点V1处于浮置状态为“1”。在产生了这样的浮置状态的情况下，如果在短期间内转移到不是浮置状态的状态，则不会对门电路间的信息传递产生障碍。
但是，在长时间维持浮置状态的情况下，即，当施加于时钟信号节点CLK的时钟信号或施加于输入信号节点D的输入信号的频率为低频率时，应在浮置状态下保持的状态有可能变动。具体来说，在MOS晶体管中，即使在截止的状态下也可能流过漏电流。因此，即使在由于浮置状态而节点未与高电位节点Vdd和低电位节点Vss这两者导通的情况下，当晶体管中的漏电流长期产生时，该节点的电位也可能变动。
因此，在本实施方式中，构成为：连接于可能成为浮置状态的节点的晶体管的阈值电压比其他MOS晶体管高。即，在晶体管的制造工序中，当使离子注入量增减时，能够使阈值电压发生变化。在本实施方式中，能够在P型、N型各自中选择阈值电压不同的2种MOS晶体管。这样，能够选择2种阈值电压的结构例如能够通过如下的方式来实现：在制造触发器电路的工序中，实施两次形成P型的MOS晶体管的离子注入工序，实施两次形成N型的MOS晶体管的离子注入工序，在各工序中使离子注入量发生变化。
而且，在本实施方式中，连接于可能成为浮置状态的节点的PMOS晶体管由阈值电压高的一方的MOS晶体管构成。并且，连接于可能成为浮置状态的节点的NMOS晶体管由阈值电压高的一方的MOS晶体管构成。具体来说，在本实施方式中，PMOS晶体管能够选择阈值电压为0.65V、0.45V这两种。NMOS晶体管能够选择阈值电压为0.6V、0.4V这两种。
在时刻T11之后，如图5所示，输出信号节点V1处于浮置状态为“1”。因此，在输出信号节点V1中，为了保持示出该“1”的高电位，防止向低电位节点Vss的电流泄漏即可。因此，在本实施方式中，作为设置在低电位节点Vss与输出信号节点V1之间的第三MOS晶体管N31的阈值电压，选择较高的阈值电压。在图5中，通过对第三MOS晶体管N31标记H，表示是选择了较高的阈值电压的晶体管。
在时刻T11之后，当到达时刻T12时，在输入信号节点D的状态维持为“0”的状态下，时钟信号节点CLK的状态变化为“0”。图6示出了该情况下的各节点的状态和各晶体管的状态。在时刻T12，输入信号节点D的状态为“0”，时钟信号节点CLK的状态为“0”，由此，第一MOS晶体管P12导通，第二MOS晶体管P21导通，第三MOS晶体管N31截止。其结果是，输出信号节点V1与高电位节点Vdd导通，输出信号节点V1成为确定为“1”的状态。
此外，在图6所示的例子中，输出信号节点V1的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第四MOS晶体管P41导通，第五MOS晶体管N51导通，第六MOS晶体管N62截止。其结果是，输出信号节点V2成为与高电位节点Vdd导通的状态，输出信号节点V2的状态为“1”。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91截止。其结果是，输出信号节点QX为浮置状态。由于紧邻时刻T12之前的输出信号节点QX的状态为“1”，所以在时刻T12之后，输出信号节点QX成为处于浮置状态而保持“1”的状态。
在时刻T12之后，如图6所示，输出信号节点QX处于浮置状态为“1”。因此，在输出信号节点QX中，为了保持示出该“1”的高电位，防止向低电位节点Vss的电流泄漏即可。因此，在本实施方式中，在低电位节点Vss与输出信号节点QX之间，作为截止的第九MOS晶体管N91的阈值电压，选择较高的阈值电压。在图6中，通过对第九MOS晶体管N91标记H，表示是选择了较高的阈值电压的晶体管。
如以上那样，在本实施方式中，作为第三MOS晶体管、第九MOS晶体管的阈值电压，选择较高的阈值电压。因此，如图3的时刻T1～T2之间那样，能够在输入信号节点D的状态为“0”的期间伴随着时钟信号节点CLK的状态发生变化而产生的浮置状态下抑制漏电流。其结果是，能够提供可以在不设置电平固定单元的情况下进行低速动作的触发器电路。因此，与设置电平固定单元的结构相比，能够抑制电路规模，抑制消耗电流。
(1-2-2)第五MOS晶体管、第七MOS晶体管的阈值电压：
接着，对在输入信号节点D的状态在时刻T2变化为“1”之后，时钟信号节点CLK的状态在时刻T21从0变化为“1”的情况进行叙述。当到达时刻T21时，在输入信号节点D为“1”的状态下，时钟信号节点CLK的状态变化为“1”。图7示出了该情况下的各节点的状态和各晶体管的状态。在时刻T21，输入信号节点D的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12截止，第二MOS晶体管P21截止，第三MOS晶体管N31导通。其结果是，输出信号节点V1成为与低电位节点Vss导通的状态，输出信号节点V1的状态为“0”。
此外，在图7所示的例子中，输出信号节点V1的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51截止，第六MOS晶体管N62导通。因此，输出信号节点V2成为与高电位节点Vdd和低电位节点Vss都不导通的浮置状态。由于紧邻时刻T21之前的输出信号节点V2的状态为“1”，所以在时刻T21之后，输出信号节点V2成为处于浮置状态而保持“1”的状态。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91导通。其结果是，输出信号节点QX成为与低电位节点Vss导通的状态。因此，输出信号节点QX的状态为“0”。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“1”。
在时刻T21之后，如图7所示，输出信号节点V2处于浮置状态为“1”。因此，在输出信号节点V2中，为了保持示出该“1”的高电位，防止向低电位节点Vss的电流泄漏即可。因此，在本实施方式中，作为第五MOS晶体管N51的阈值电压，选择较高的阈值电压。在图7中，通过对第五MOS晶体管N51标记H，表示是选择了较高的阈值电压的晶体管。
在时刻T21之后，当到达时刻T22时，在输入信号节点D的状态维持为“1”的状态下，时钟信号节点CLK的状态变化为“0”。图8示出了该情况下的各节点的状态和各晶体管的状态。在时刻T22，输入信号节点D的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第一MOS晶体管P12截止，第二MOS晶体管P21导通，第三MOS晶体管N31导通。其结果是，输出信号节点V1与低电位节点Vss导通，输出信号节点V1成为确定为“0”的状态。
此外，在图8所示的例子中，输出信号节点V1的状态为“0”，时钟信号节点CLK的状态为“0”，由此，第四MOS晶体管P41导通，第五MOS晶体管N51截止，第六MOS晶体管N62截止。其结果是，输出信号节点V2成为与高电位节点Vdd导通的状态，输出信号节点V2的状态为“1”。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“0”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91截止。其结果是，输出信号节点QX为浮置状态。由于紧邻时刻T22之前的输出信号节点QX的状态为“0”，所以在时刻T22之后，输出信号节点QX成为处于浮置状态而保持“0”的状态。
在时刻T22之后，如图8所示，输出信号节点QX处于浮置状态为“0”。因此，在输出信号节点QX中，为了保持示出该“0”的低电位，防止来自高电位节点Vdd的电流泄漏即可。因此，在本实施方式中，在高电位节点Vdd与输出信号节点QX之间，作为截止的第七MOS晶体管P71的阈值电压，选择较高的阈值电压。在图8中，通过对第七MOS晶体管P71标记H，表示是选择了较高的阈值电压的晶体管。
如以上那样，在本实施方式中，作为第五MOS晶体管、第七MOS晶体管的阈值电压，选择较高的阈值电压。因此，如图3的时刻T2～T3之间那样，能够在输入信号节点D的状态为“1”的期间伴随着时钟信号节点CLK的状态发生变化而产生的浮置状态下抑制漏电流。其结果是，能够提供可以在不设置电平固定单元的情况下进行低速动作的触发器电路。因此，与设置电平固定单元的结构相比，能够抑制电路规模，抑制消耗电流。
(1-2-3)第二MOS晶体管、第四MOS晶体管的阈值电压：
以上的例子是针对在维持着输入信号节点D的状态的状态下时钟信号节点CLK的状态发生了变化的情况下产生的浮置状态的对策。另一方面，也能够进行针对在维持着时钟信号节点CLK的状态的状态下输入信号节点D的状态发生了变化的情况下产生浮置状态的情况的对策。图9是示出在维持着时钟信号节点CLK的状态的状态下输入信号节点D的状态发生了变化的情况下的触发器电路的动作的时序图。
在时刻T5，输入信号节点D的状态为“0”。之后，假设输入信号节点D的状态在时刻T6变化为“1”，输入信号节点D的状态在时刻T7变化为“0”。在本例中，在输入信号节点D的状态发生变化的时刻T6、T7，时钟信号节点CLK的状态为“1”。并且，时刻T8是在时刻T7之后时钟信号节点CLK的状态第一次从“0”变化为“1”的时刻。
图10示出了时刻T51之后的触发器电路的各节点的状态和各晶体管的状态。使用图10，对时钟信号节点CLK的状态在时刻T51变化为“1”之后，输入信号节点D的状态在时刻T6从“0”变化为“1”的情况进行叙述。在时刻T51，输入信号节点D的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12导通，第二MOS晶体管P21截止，第三MOS晶体管N31截止。其结果是，输出信号节点V1成为与高电位节点Vdd和低电位节点Vss都不导通的浮置状态。在该情况下，在输出信号节点V1中保持刚刚之前的状态，因此输出信号节点V1成为处于浮置状态而保持“1”的状态。
此外，在图10所示的例子中，输出信号节点V1的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51导通，第六MOS晶体管N62导通。因此，输出信号节点V2与低电位节点Vss导通，状态为“0”。
此外，输出信号节点V2的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71导通，第八MOS晶体管N82截止，第九MOS晶体管N91导通。其结果是，输出信号节点QX成为与高电位节点Vdd导通的状态。因此，输出信号节点QX的状态为“1”。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“0”。在时刻T51之后，如图10所示，输出信号节点V1处于浮置状态为“1”。因此，与上述图5同样，优选提高第三MOS晶体管N31的阈值电压。
在时刻T51之后，当到达时刻T6时，在时钟信号节点CLK的状态被维持为“1”的状态下，输入信号节点D的状态变化为“1”。图11示出了该情况下的各节点的状态和各晶体管的状态。在时刻T6，输入信号节点D的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12截止，第二MOS晶体管P21截止，第三MOS晶体管N31导通。其结果是，输出信号节点V1与低电位节点Vss导通，输出信号节点V1成为确定为“0”的状态。
此外，在图11所示的例子中，输出信号节点V1的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51截止，第六MOS晶体管N62导通。其结果是，输出信号节点V2成为与高电位节点Vdd和低电位节点Vss均不导通的浮置状态。在该情况下，在输出信号节点V2中保持刚刚之前的状态，因此输出信号节点V2成为处于浮置状态而保持“0”的状态。
此外，输出信号节点V2的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71导通，第八MOS晶体管N82截止，第九MOS晶体管N91导通。其结果是，输出信号节点QX与高电位节点Vdd导通，输出信号节点QX成为确定为“1”的状态。
在时刻T6之后，如图11所示，输出信号节点V2处于浮置状态为“0”。因此，在输出信号节点V2中，为了保持示出该“0”的低电位，防止来自高电位节点Vdd的电流泄漏即可。因此，在本实施方式中，在高电位节点Vdd与输出信号节点V2之间，作为截止的第四MOS晶体管P41的阈值电压，选择较高的阈值电压。在图11中，通过对第四MOS晶体管P41标记H，表示是选择了较高的阈值电压的晶体管。
图12示出了紧邻图9所示的时刻T7之前的状态。在紧邻时刻T7之前，输入信号节点D的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12截止，第二MOS晶体管P21截止，第三MOS晶体管N31导通。其结果是，输出信号节点V1与低电位节点Vss导通，输出信号节点V1成为确定为“0”的状态。
此外，在图12所示的例子中，输出信号节点V1的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51截止，第六MOS晶体管N62导通。其结果是，输出信号节点V2成为与高电位节点Vdd和低电位节点Vss都不导通的浮置状态。在该情况下，在输出信号节点V2中保持刚刚之前的状态，因此输出信号节点V2成为处于浮置状态而保持“1”的状态。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91导通。其结果是，输出信号节点QX成为与低电位节点Vss导通的状态。因此，输出信号节点QX的状态为“0”。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“1”。在时刻T7之后，如图12所示，输出信号节点V2处于浮置状态为“1”。因此，与上述图7同样，优选提高第五MOS晶体管N51的阈值电压。
在时刻T7，在时钟信号节点CLK的状态维持为“1”的状态下，输入信号节点D的状态变化为“0”。图13示出了该情况下的各节点的状态和各晶体管的状态。在时刻T7之后，输入信号节点D的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第一MOS晶体管P12导通，第二MOS晶体管P21截止，第三MOS晶体管N31截止。其结果是，输出信号节点V1成为与高电位节点Vdd和低电位节点Vss都不导通的浮置状态。在该情况下，在输出信号节点V1中保持刚刚之前的状态，因此输出信号节点V1成为处于浮置状态而保持“0”的状态。
此外，在图13所示的例子中，输出信号节点V1的状态为“0”，时钟信号节点CLK的状态为“1”，由此，第四MOS晶体管P41截止，第五MOS晶体管N51截止，第六MOS晶体管N62导通。其结果是，输出信号节点V2成为与高电位节点Vdd和低电位节点Vss都不导通的浮置状态。在该情况下，在输出信号节点V2中保持刚刚之前的状态，因此输出信号节点V2成为处于浮置状态而保持“1”的状态。
此外，输出信号节点V2的状态为“1”，时钟信号节点CLK的状态为“1”，由此，第七MOS晶体管P71截止，第八MOS晶体管N82导通，第九MOS晶体管N91导通。其结果是，输出信号节点QX与低电位节点Vss导通，输出信号节点QX成为确定为“0”的状态。
在时刻T7之后，如图13所示，输出信号节点V1处于浮置状态为“0”。因此，在输出信号节点V1中，为了保持示出该“0”的低电位，防止来自高电位节点Vdd的电流泄漏即可。因此，在本实施方式中，在高电位节点Vdd与输出信号节点V1之间，作为截止的第二MOS晶体管P21的阈值电压，选择较高的阈值电压。在图13中，通过对第二MOS晶体管P21标记H，表示是选择了较高的阈值电压的晶体管。另外，在图13所示的状态下，输出信号节点V2处于浮置状态为“1”。因此，与上述图7同样，优选提高第五MOS晶体管N51的阈值电压。
如以上那样，在本实施方式中，作为第二MOS晶体管、第四MOS晶体管的阈值电压，选择了较高的阈值电压。因此，如图9的时刻T6、T7那样，能够在时钟信号节点CLK的状态为“1”的期间伴随着输入信号节点D的状态发生变化而产生的浮置状态下抑制漏电流。其结果是，能够提供可以在不设置电平固定单元的情况下进行低速动作的触发器电路。因此，与设置电平固定单元的结构相比，能够抑制电路规模，抑制消耗电流。
通过以上结构，在本实施方式的触发器电路中，如图13所示，第二MOS晶体管P21、第四MOS晶体管P41、第七MOS晶体管P71的阈值电压比第一MOS晶体管P12的阈值电压高。并且，第三MOS晶体管N31、第五MOS晶体管N51、第九MOS晶体管N91的阈值电压比第六MOS晶体管N62、第八MOS晶体管N82的阈值电压高。具体来说，第二、第四、第七PMOS晶体管P21、P41、P71的阈值电压为0.65V。第三、第五、第九NMOS晶体管N31、N51、N91的阈值电压为0.6V。第一PMOS晶体管P12的阈值电压为0.45V。第六、第八NMOS晶体管N62、N82的阈值电压为0.4V。
在本实施方式中，将在对输出输出信号的输出信号节点的电位进行保持时截止的MOS晶体管分类为第一MOS晶体管组。将第一MOS晶体管以外的MOS晶体管(即，在对输出信号节点的电位进行保持时导通的MOS晶体管)分类为第二MOS晶体管组。具体来说，选择了相对较高的阈值电压的MOS晶体管即第二MOS晶体管P21、第三MOS晶体管N31、第四MOS晶体管P41、第五MOS晶体管N51、第七MOS晶体管P71、第九MOS晶体管N91被分类为第一MOS晶体管组。选择了相对较低的阈值电压的MOS晶体管即第一MOS晶体管、第六MOS晶体管、第八MOS晶体管被分类为第二MOS晶体管组。
另外，在本实施方式中，被分类为第一MOS晶体管组的MOS晶体管从输出信号节点V1、V2、QX来看分别在高电位节点侧和低电位节点侧各存在1个。即，在图2所示的第一门电路G1～第三门电路G3的各个门电路中，将夹着输出信号节点V1、V2、QX的各1个MOS晶体管分类为第一MOS晶体管组。
具体来说，在从输出信号节点V1、V2、QX观察高电位节点侧或低电位节点侧的情况下，如果存在一个MOS晶体管，则该1个MOS晶体管被分类为第一MOS晶体管组。例如，在第一门电路G1中，在从输出信号节点V1观察时，在低电位节点Vss侧存在一个第三MOS晶体管N31。而且，该第三MOS晶体管N31被分类为第一MOS晶体管组，由阈值电压高的MOS晶体管构成。
在从各输出信号节点V1、V2、QX观察高电位节点侧或低电位节点侧的情况下，如果存在两个MOS晶体管，则该两个MOS晶体管中的任意一方被分类为第一MOS晶体管组。例如，在第一门电路G1中，在从输出信号节点V1观察时，在高电位节点Vdd侧存在第二MOS晶体管P21和第一MOS晶体管P12这两个。而且，作为其一方的第二MOS晶体管P21被分类为第一MOS晶体管组。
这样，在从输出信号节点观察时存在于一侧的两个MOS晶体管中选择被分类为第一MOS晶体管组的MOS晶体管时，在本实施方式中，以如下方式进行选择：使得针对夹着输出信号节点的两个MOS晶体管的输入信号为不同的信号。即，在第一门电路G1～第三门电路G3的各个门电路中，关于构成第一MOS晶体管组的MOS晶体管，向各个MOS晶体管的栅极输入不同的信号。
例如，属于第一MOS晶体管组并夹着输出信号节点V1的两个MOS晶体管是第二MOS晶体管P21和第三MOS晶体管N31。而且，第二MOS晶体管P21的栅极与时钟信号节点CLK连接，第三MOS晶体管N31的栅极与输入信号节点D连接，被输入互相不同的信号。
属于第一MOS晶体管组并夹着输出信号节点V2的两个MOS晶体管是第四MOS晶体管P41和第五MOS晶体管N51。而且，第四MOS晶体管P41的栅极与时钟信号节点CLK连接，第五MOS晶体管N51的栅极与输出信号节点V1连接，被输入互相不同的信号。
属于第一MOS晶体管组并夹着输出信号节点QX的两个MOS晶体管是第七MOS晶体管P71和第九MOS晶体管N91。而且，第九MOS晶体管N91的栅极与时钟信号节点CLK连接，第七MOS晶体管P71的栅极与输出信号节点V2连接，被输入互相不同的信号。
根据以上结构，能够将对高电位节点Vdd和低电位节点Vss与可能成为浮置状态的输出信号节点的导通进行控制的MOS晶体管中的、以不同的输入信号进行动作的各个MOS晶体管分类为第一MOS晶体管组。因此，能够抑制针对高电位节点Vdd和低电位节点Vss的漏电流的产生。
根据以上结构，通过使第一MOS晶体管组的阈值电压比第二MOS晶体管组的阈值电压高，能够抑制浮置状态下的漏电流，因此能够提供即使是低速动作也不会进行误动作的触发器电路。
在图13所示的电路中，当利用阈值电压小的MOS晶体管构成全部的MOS晶体管时，能够构成可高速动作的现有型的TSPC型触发器电路。当将这样的现有型的TSPC型触发器电路与本实施方式的触发器电路进行比较时，在现有型的TSPC型触发器电路中能够进行高速动作，但最小频率较大。即，在现有型的TSPC型触发器电路中，无法进行低速动作，无法长期保持浮置状态下的“1”或“0”。但是，在本实施方式的触发器电路中，与现有型相比，最小频率较小，能够进行低速动作。因此，本实施方式的触发器电路在比现有型的TSPC型触发器电路低的频率下具有更宽的应用范围。
并且，在触发器电路中还存在被称为静态(Static)型的结构，该静态型触发器电路具有无论在哪个定时停止时钟信号都能够保持其状态的优点。但是，如果是本实施方式的TSPC型触发器电路，则与静态型触发器电路相比，具有能够高速地进行动作并且动作电流小、电路面积小的优点。
表1示出了本实施方式的触发器电路、现有型的TSPC型触发器电路以及静态型的触发器电路的典型规格的比较。
【表1】
表1是在各触发器电路的高电位节点Vdd与1.8V(±0.1V)的电源连接并且低电位节点Vss与地连接的情况的规格。动作温度设想为-40度～140度。最大频率是锁存动作的最大频率，最小频率是锁存动作的最小频率。动作电流是200MHz下的切换(toggle)动作中的电流。最大延迟时间是从时钟信号变化起到输出信号节点Q的状态发生变化为止所需的时间，分别针对输出信号节点Q的上升和下降而示出。
如表1所示，本实施方式的触发器电路能够在0.2MHz～1500MHz下进行动作，另一方面，现有型的TSPC型触发器电路能够在300MHz～2200MHz下进行动作。这样，本实施方式的触发器电路具有与现有型的TSPC型触发器电路相比在低频率侧更宽的可动作频带。当对本实施方式的触发器电路和静态型触发器电路进行比较时，在本实施方式的触发器电路中，在高频率侧具有宽的可动作频带。
动作电流在本实施方式的触发器电路和现有型的TSPC型触发器电路中是同等的。另一方面，本实施方式的触发器电路的动作电流比静态型触发器电路的动作电流小。最大延迟时间按照从短到长的顺序是现有型的TSPC型触发器电路、本实施方式的触发器电路以及静态型触发器电路。
此外，只要是本实施方式的触发器电路，则由于不使用电阻、电容器、电感器等模拟元件，所以能够容易地生成规则的逻辑排列。因此，能够容易地应用于自动配置布线。因此，能够在短时间内设计包含本实施方式的触发器电路的电路。
(2)其他实施方式：
上述实施方式是用于实施本发明的例子，也可以采用其他各种实施方式。本发明的一个实施方式的触发器电路的应用对象没有限定，能够使用于各种装置，例如各种电子设备、车辆的电装件等。
此外，也可以对构成上述实施方式的元件或电路施加各种变更。例如，构成CMOS反相器电路Inv的第十MOS晶体管Pi、第十一MOS晶体管Ni的至少一方可以是阈值电压高的MOS晶体管。并且，双方的MOS晶体管的阈值电压也可以较低。
此外，在上述实施方式中，分类成第一MOS晶体管组的6个MOS晶体管全部都是阈值电压高的MOS晶体管。但是，也可以构成为属于第一MOS晶体管组的晶体管中的至少1个晶体管的阈值电压比第二MOS晶体管组的MOS晶体管的阈值电压高。例如，也可以构成为属于第一MOS晶体管组的晶体管中的第二MOS晶体管P21、第四MOS晶体管P41的阈值电压高而其他MOS晶体管的阈值电压低的结构。即，也可以构成为抑制输出信号节点V2在浮置状态下保持“0”时(图11)的漏电流和输出信号节点V1在浮置状态下保持“0”时(图13)的漏电流。
根据该结构，如图9所示，在时钟信号节点CLK为“1”的情况下随着输入信号节点D的状态发生变化而产生的浮置状态下，能够提高保持节点的状态的可能性。这样例子的触发器电路例如优选适用于图14所示的2分频电路。
即，如果是图14所示的2分频电路，则输入信号节点D的状态始终在时钟信号节点CLK的上升沿之后变化。如果是图9所示的例子，则输入信号节点D的状态在时刻T6和时刻T7那样的时刻发生变化。因此，如果属于第一MOS晶体管组的晶体管中的第二MOS晶体管P21、第四MOS晶体管P41的阈值电压较高，则即使低速动作也不太可能产生误动作。
此外，如图3所示的时序图那样，在时钟信号节点CLK为“0”的状态下输入信号节点D的状态发生变化的结构中，还可设想在输入信号节点D的状态为“0”的情况下保证触发器电路的动作的使用方式。在该情况下，如图5、图6所示，也可以采用第三MOS晶体管N31、第九MOS晶体管N91的阈值电压较高，其他MOS晶体管的阈值电压较低的结构。根据该结构，在输入信号节点D的状态为“0”的情况下保证触发器电路的动作。
此外，如图3所示的时序图那样，在时钟信号节点CLK为“0”的状态下输入信号节点D的状态发生变化的结构中，还可设想在输入信号节点D的状态为“1”的情况下保证触发器电路的动作的使用方式。在该情况下，如图7、图8所示，还可以采用第五MOS晶体管N51、第七MOS晶体管P71的阈值电压较高、其他MOS晶体管的阈值电压较低的结构。根据该结构，在输入信号节点D的状态为“1”的情况下保证触发器电路的动作。
并且，也可以在第二晶体管P21、第四MOS晶体管P41和第一MOS晶体管组的其他MOS晶体管的1个以上的MOS晶体管中阈值电压变高。此外，还可以在第三MOS晶体管N31、第九MOS晶体管N91和第一MOS晶体管组的其他MOS晶体管的1个以上的MOS晶体管中阈值电压变高。此外，还可以在第五MOS晶体管N51、第七MOS晶体管P71和第一MOS晶体管组的其他MOS晶体管的1个以上的MOS晶体管中阈值电压变高。并且，本发明并不限于此，还可以根据触发器电路的用途，设想仅提高第一MOS晶体管组中的1个MOS晶体管的阈值电压。例如，也可以是在特别希望抑制输出信号节点V2在浮置状态下保持“0”时(图11)的漏电流的情况下提高第四MOS晶体管P41的阈值电压的结构等。
此外，触发器电路也可以构成为能够复位(reset)。与上述图2所示的结构相比，这样的结构能够通过追加设置在第三门电路G3的输出信号节点QX与高电位节点Vdd之间的复位用MOS晶体管Pr1、如图15那样构成而实现。另外，复位用MOS晶体管Pr1是PMOS晶体管。根据该结构，在复位节点RX的状态为“0”并且时钟信号节点CLK的状态为“0”的情况下，复位用MOS晶体管Pr1导通。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“0”。因此，能够提供可以通过对复位节点RX的状态进行控制而进行复位的触发器电路。
当在图15所示的触发器电路中着眼于第三门电路G3时，输出信号节点QX与上述实施方式同样地可能成为浮置状态。即使如图15那样追加复位用MOS晶体管Pr1，也当复位节点RX的状态为“1”而复位用MOS晶体管Pr1截止时，输出信号节点QX成为浮置状态。因此，优选复位用MOS晶体管Pr1的阈值电压比作为PMOS晶体管的第一MOS晶体管P12的阈值电压高。在图15中，通过对复位用MOS晶体管Pr1标记H，表示是选择了较高的阈值电压的晶体管。
此外，触发器电路也可以构成为能够置位(set)。与上述图2所示的结构相比，这样的结构能够通过追加设置在第十一MOS晶体管Ni与低电位节点Vss之间的第一置位用MOS晶体管Ns1和设置在输出CMOS反相器电路Inv的输出信号的输出信号节点Q与高电位节点Vdd之间的第二置位用MOS晶体管Ps1、如图16那样构成而实现。根据该结构，在置位节点SX的状态为“0”并且时钟信号节点CLK的状态为“0”的情况下，第一置位用MOS晶体管Ns1截止，第二置位用MOS晶体管Ps1导通。其结果是，CMOS反相器电路Inv的输出信号节点Q的状态为“1”。因此，能够提供可以通过对置位节点SX的状态进行控制而进行置位的触发器电路。在本例中，由于输出信号节点Q不会成为浮置状态，所以第一置位用MOS晶体管Ns1和第二置位用MOS晶体管Ps1的阈值电压既可以高也可以不高。
此外，在触发器电路中，也可以调换位置可换的元件。例如，在第一MOS晶体管P12和第二MOS晶体管P21的组、第五MOS晶体管N51和第六MOS晶体管N62的组以及第八MOS晶体管N82和第九MOS晶体管N91的组中的至少1组中，也可以是与栅极连接的节点不改变，高电位节点Vdd与低电位节点Vss之间的位置改变的结构。
具体来说，即使将图13所示的触发器电路中的第一MOS晶体管P12、第二MOS晶体管P21互相调换，触发器电路的动作也不改变。因此，第一MOS晶体管P12、第二MOS晶体管P21的组是可换的。因此，图13所示的结构也可以如图17所示那样改变。
并且，即使将图13所示的触发器电路中的第五MOS晶体管N51、第六MOS晶体管N62互相调换，触发器电路的动作也不改变。因此，第五MOS晶体管N51、第六MOS晶体管N62的组是可换的。因此，图13所示的结构也可以如图18所示那样改变。
并且，即使图13所示的触发器电路中的第八MOS晶体管N82、第九MOS晶体管N91互相调换，触发器电路的动作也不改变。因此，第八MOS晶体管N82、第九MOS晶体管N91的组是可换的。因此，图13所示的结构也可以如图19所示那样改变。
当然，也可以在可换的晶体管组的任意的组中进行交换。例如，在图17所示的结构中，也可以还调换第五MOS晶体管N51、第六MOS晶体管N62的组。并且，还可以调换第八MOS晶体管N82、第九MOS晶体管N91的组。也可以调换这些组的全部。此外，在图18所示的结构中，也可以还调换第八MOS晶体管N82、第九MOS晶体管N91的组。此外，在如图15、图16所示的能够复位的触发器电路、能够置位的触发器电路中，也可以在可换的MOS晶体管组的至少1组中调换MOS晶体管。
如图3所示，上述实施方式是输出信号节点Q的状态在施加于时钟信号节点CLK的时钟信号的上升沿处发生变化的触发器电路。但是，输出信号节点发生变化的定时也可以是时钟信号的下降沿处。图20是在时钟信号的下降沿处动作的触发器电路的结构例。
具体来说，触发器电路具有第一门电路G1～第三门电路G3和CMOS反相器电路Inv。第一门电路G1具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第一～第三MOS晶体管p11、n21、n32。并且，第二门电路G2具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第四～第六MOS晶体管p42、p51、n61。此外，第三门电路G3具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第七～第九MOS晶体管p72、p81、n91。
CMOS反相器电路Inv具有在高电位节点Vdd与低电位节点Vss之间串联连接并且从高电位侧朝向低电位侧排列的第十MOS晶体管pi和第十一MOS晶体管ni。
此外，第一、第四、第五、第七、第八MOS晶体管p11、p42、p51、p72、p81是PMOS晶体管，第二、第三、第六、第九MOS晶体管n21、n32、n61、n91是NMOS晶体管。时钟信号节点CLK与第二、第四、第六、第八MOS晶体管n21、p42、n61、p81的栅极连接，输入时钟信号。
第一、第三MOS晶体管p11、n32的栅极与输入信号节点D连接，输入来自外部的输入信号。第五MOS晶体管p51的栅极与第一门电路G1的输出信号节点V1连接，输入来自第一门电路G1的输出信号。该输出信号节点V1是第一MOS晶体管p11的漏极与第二MOS晶体管n21的漏极之间的节点。
第七、第九MOS晶体管p72、n91的栅极与输出信号节点V2连接，输入来自第二门电路G2的输出信号。该输出信号节点V2是第五MOS晶体管p51的漏极与第六MOS晶体管n61的漏极之间的节点。第十MOS晶体管pi和第十一MOS晶体管ni的栅极与输出信号节点QX连接，输入来自第三门电路G3的输出信号。CMOS反相器电路Inv的输出信号节点Q是输出触发器电路的输出信号的节点。
关于以上结构的触发器电路，输出信号节点Q的状态在时钟信号的上升沿处发生变化。即使在该结构中，输出信号节点V1、V2、QX也可能成为浮置状态。因此，第一、第二、第五、第六、第八、第九MOS晶体管p11、n21、p51、n61、p81、n91被分类为第一MOS晶体管组，设为高阈值电压的MOS晶体管。并且，第三、第四、第七MOS晶体管n32、p42、p72被分类为第二MOS晶体管组，设为低阈值电压的MOS晶体管。
根据该结构，与全部的MOS晶体管的阈值电压低的情况相比，能够提供可以进行低速动作的触发器电路。另外，在本实施方式中，也与图2所示的实施方式同样，也可以构成为从第一MOS晶体管组选择的至少1个MOS晶体管比被分类为第二MOS晶体管组的MOS晶体管的阈值电压大。
门电路是输出与时钟信号和输入信号对应的输出信号的N个电路，以来自第(N-1)门电路的输出信号是第N门电路的输入信号的方式连接即可。电路的数量没有限定，可以利用N个门电路的任意的输出信号的至少1个。当然，可以在各门电路的节点上连接门电路以外的电路，所连接的电路不限于复位用的电路或置位用的电路，可以连接各种电路。
构成1个门电路的MOS晶体管的数量并不限于3个，可以是任意的数量。门电路的输出信号根据时钟信号和输入信号而变化即可。即，以根据时钟信号和输入信号中的一方或双方来决定输出信号的方式选择MOS晶体管的极性。来自第(N-1)门电路的输出信号为第N门电路的输入信号，但第N门电路的输出信号可以在任意的用途中使用。即，可以是下一个门电路的输入信号，也可以在门电路以外的电路中使用。
在各门电路中包含第一MOS晶体管组和第二MOS晶体管组。即，第一MOS晶体管组是对输出输出信号的输出信号节点的电位进行保持时截止的MOS晶体管。如果输出信号节点应保持的电位是高电位，则在保持高电位时在输出信号节点与低电位节点之间截止的MOS晶体管包含在第一MOS晶体管组中。如果输出信号节点应保持的电位是低电位，则在保持低电位时在输出信号节点与高电位节点之间截止的MOS晶体管包含在第一MOS晶体管组中。
即，将某节点的电位保持为高电位、低电位中的至少一方时截止的MOS晶体管被分类为第一MOS晶体管组。第二MOS晶体管组是在对输出信号节点的电位进行保持时导通的MOS晶体管。即，通过在对电位进行保持时导通，无助于电位的保持的MOS晶体管包含在第二MOS晶体管组中。另外，为了根据施加于栅极的电压(即，输入信号、时钟信号)来明确地切换MOS晶体管的导通和截止，优选MOS晶体管为增强型。
阈值电压是使MOS晶体管ON即导通所需的电压的最小值。这样，阈值电压是用于对MOS晶体管的导通、截止进行控制的参数，但漏电流的大小依赖于阈值电压。即，阈值电压越大，漏电流越少。因此，在MOS晶体管中使阈值电压发生变化等效于使与阈值电压相关的参数发生变化。例如，如果阈值电压根据离子注入量的增减而增加或减少，则阈值电压高和离子注入量多是等效的。
阈值电压只要在第一MOS晶体管组的至少1个MOS晶体管中比第二MOS晶体管组的至少1个MOS晶体管高即可。即，只要通过提高阈值电压而使漏电流的大小比其他MOS晶体管小，由此从第一MOS晶体管组中选择1个以上的需要在更长的期间保持电位的MOS晶体管而提高阈值电压即可。
在第一MOS晶体管组的至少1个MOS晶体管中，阈值电压只要比包含在第二MOS晶体管组中的MOS晶体管的至少1个大即可。阈值电压一般可以从离散的多个值中选择。因此，根据可选择的阈值电压的值来选择大小不同的两个阈值电压，具有较高的阈值电压的MOS晶体管为第一MOS晶体管组的至少1个MOS晶体管。具有较低的阈值电压的MOS晶体管为第二MOS晶体管组的至少1个MOS晶体管。在阈值电压被更灵活地改变的情况下，只要以如下的方式选择阈值电压即可：要通过提高阈值电压来抑制的漏电流的量越大，阈值电压越高。

Claims (14)

1.一种触发器电路，该触发器电路包含：
第一门电路，其具有在高电位节点与低电位节点之间串联连接的第一MOS晶体管～第三MOS晶体管；
第二门电路，其具有在所述高电位节点与所述低电位节点之间串联连接的第四MOS晶体管～第六MOS晶体管；以及
第三门电路，其具有在所述高电位节点与所述低电位节点之间串联连接的第七MOS晶体管～第九MOS晶体管，
所述第一MOS晶体管～第三MOS晶体管从高电位侧朝向低电位侧按照所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管的顺序或所述第二MOS晶体管、第一MOS晶体管、第三MOS晶体管的顺序排列，
所述第四MOS晶体管～第六MOS晶体管从高电位侧朝向低电位侧按照所述第四MOS晶体管、第五MOS晶体管、第六MOS晶体管的顺序或所述第四MOS晶体管、第六MOS晶体管、第五MOS晶体管的顺序排列，
所述第七MOS晶体管～第九MOS晶体管从高电位侧朝向低电位侧按照所述第七MOS晶体管、第八MOS晶体管、第九MOS晶体管的顺序或所述第七MOS晶体管、第九MOS晶体管、第八MOS晶体管的顺序排列，
所述第一MOS晶体管、第二MOS晶体管、第四MOS晶体管、第七MOS晶体管是PMOS晶体管，
所述第三MOS晶体管、第五MOS晶体管、第六MOS晶体管、第八MOS晶体管、第九MOS晶体管是NMOS晶体管，
向所述第二MOS晶体管、第四MOS晶体管、第六MOS晶体管、第九MOS晶体管的栅极输入时钟信号，
向所述第一MOS晶体管、第三MOS晶体管的栅极输入来自外部的输入信号，
向所述第五MOS晶体管的栅极输入来自所述第二MOS晶体管的漏极与所述第三MOS晶体管的漏极之间的节点的输出信号，
向所述第七MOS晶体管、第八MOS晶体管的栅极输入来自所述第四MOS晶体管的漏极与所述第五MOS晶体管的漏极之间的节点的输出信号，
所述第二MOS晶体管、第四MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高。
2.根据权利要求1所述的触发器电路，其中，
所述第七MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高，
所述第三MOS晶体管、第五MOS晶体管、第九MOS晶体管的阈值电压比所述第六MOS晶体管、第八MOS晶体管的阈值电压高。
3.根据权利要求1所述的触发器电路，其中，
该触发器电路还包含设置在所述第三门电路的输出信号节点与高电位节点之间的复位用MOS晶体管，
所述复位用MOS晶体管是PMOS晶体管，
所述复位用MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高。
4.根据权利要求1所述的触发器电路，其中，
该触发器电路还包含：
CMOS反相器电路，其具有作为PMOS晶体管的第十MOS晶体管和作为NMOS晶体管的第十一MOS晶体管，并且该CMOS反相器电路被输入来自所述第三门电路的输出信号；
第一置位用MOS晶体管，其设置在所述第十一MOS晶体管与低电位节点之间；以及
第二置位用MOS晶体管，其设置在输出所述CMOS反相器电路的输出信号的输出信号节点与高电位节点之间。
5.一种触发器电路，该触发器电路包含：
第一门电路，其具有在高电位节点与低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第一MOS晶体管～第三MOS晶体管；
第二门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第四MOS晶体管～第六MOS晶体管；以及
第三门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第七MOS晶体管～第九MOS晶体管，
所述第一MOS晶体管～第三MOS晶体管从高电位侧朝向低电位侧按照所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管的顺序或所述第二MOS晶体管、第一MOS晶体管、第三MOS晶体管的顺序排列，
所述第四MOS晶体管～第六MOS晶体管从高电位侧朝向低电位侧按照所述第四MOS晶体管、第五MOS晶体管、第六MOS晶体管的顺序或所述第四MOS晶体管、第六MOS晶体管、第五MOS晶体管的顺序排列，
所述第七MOS晶体管～第九MOS晶体管从高电位侧朝向低电位侧按照所述第七MOS晶体管、第八MOS晶体管、第九MOS晶体管的顺序或所述第七MOS晶体管、第九MOS晶体管、第八MOS晶体管的顺序排列，
所述第一MOS晶体管、第二MOS晶体管、第四MOS晶体管、第七MOS晶体管是PMOS晶体管，
所述第三MOS晶体管、第五MOS晶体管、第六MOS晶体管、第八MOS晶体管、第九MOS晶体管是NMOS晶体管，
向所述第二MOS晶体管、第四MOS晶体管、第六MOS晶体管、第九MOS晶体管的栅极输入时钟信号，
向所述第一MOS晶体管、第三MOS晶体管的栅极输入来自外部的输入信号，
向所述第五MOS晶体管的栅极输入来自所述第二MOS晶体管的漏极与所述第三MOS晶体管的漏极之间的节点的输出信号，
向所述第七MOS晶体管、第八MOS晶体管的栅极输入来自所述第四MOS晶体管的漏极与所述第五MOS晶体管的漏极之间的节点的输出信号，
所述第三MOS晶体管、第九MOS晶体管的阈值电压比所述第六MOS晶体管、第八MOS晶体管的阈值电压高。
6.根据权利要求5所述的触发器电路，其中，
所述第二MOS晶体管、第四MOS晶体管、第七MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高，
所述第五MOS晶体管的阈值电压比所述第六MOS晶体管、第八MOS晶体管的阈值电压高。
7.根据权利要求5所述的触发器电路，其中，
该触发器电路还包含设置在所述第三门电路的输出信号节点与高电位节点之间的复位用MOS晶体管，
所述复位用MOS晶体管是PMOS晶体管，
所述复位用MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高。
8.根据权利要求5所述的触发器电路，其中，
该触发器电路还包含：
CMOS反相器电路，其具有作为PMOS晶体管的第十MOS晶体管和作为NMOS晶体管的第十一MOS晶体管，并且该CMOS反相器电路被输入来自所述第三门电路的输出信号；
第一置位用MOS晶体管，其设置在所述第十一MOS晶体管与低电位节点之间；以及
第二置位用MOS晶体管，其设置在输出所述CMOS反相器电路的输出信号的输出信号节点与高电位节点之间。
9.一种触发器电路，该触发器电路包含：
第一门电路，其具有在高电位节点与低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第一MOS晶体管～第三MOS晶体管；
第二门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第四MOS晶体管～第六MOS晶体管；以及
第三门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第七MOS晶体管～第九MOS晶体管，
所述第一MOS晶体管～第三MOS晶体管从高电位侧朝向低电位侧按照所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管的顺序或所述第二MOS晶体管、第一MOS晶体管、第三MOS晶体管的顺序排列，
所述第四MOS晶体管～第六MOS晶体管从高电位侧朝向低电位侧按照所述第四MOS晶体管、第五MOS晶体管、第六MOS晶体管的顺序或所述第四MOS晶体管、第六MOS晶体管、第五MOS晶体管的顺序排列，
所述第七MOS晶体管～第九MOS晶体管从高电位侧朝向低电位侧按照所述第七MOS晶体管、第八MOS晶体管、第九MOS晶体管的顺序或所述第七MOS晶体管、第九MOS晶体管、第八MOS晶体管的顺序排列，
所述第一MOS晶体管、第二MOS晶体管、第四MOS晶体管、第七MOS晶体管是PMOS晶体管，
所述第三MOS晶体管、第五MOS晶体管、第六MOS晶体管、第八MOS晶体管、第九MOS晶体管是NMOS晶体管，
向所述第二MOS晶体管、第四MOS晶体管、第六MOS晶体管、第九MOS晶体管的栅极输入时钟信号，
向所述第一MOS晶体管、第三MOS晶体管的栅极输入来自外部的输入信号，
向所述第五MOS晶体管的栅极输入来自所述第二MOS晶体管的漏极与所述第三MOS晶体管的漏极之间的节点的输出信号，
向所述第七MOS晶体管、第八MOS晶体管的栅极输入来自所述第四MOS晶体管的漏极与所述第五MOS晶体管的漏极之间的节点的输出信号，
所述第五MOS晶体管的阈值电压比所述第六MOS晶体管、第八MOS晶体管的阈值电压高，
所述第七MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高。
10.根据权利要求9所述的触发器电路，其中，
所述第二MOS晶体管、第四MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高，
所述第三MOS晶体管、第九MOS晶体管的阈值电压比所述第六MOS晶体管、第八MOS晶体管的阈值电压高。
11.根据权利要求9所述的触发器电路，其中，
该触发器电路还包含设置在所述第三门电路的输出信号节点与高电位节点之间的复位用MOS晶体管，
所述复位用MOS晶体管是PMOS晶体管，
所述复位用MOS晶体管的阈值电压比所述第一MOS晶体管的阈值电压高。
12.根据权利要求9所述的触发器电路，其中，
该触发器电路还包含：
CMOS反相器电路，其具有作为PMOS晶体管的第十MOS晶体管和作为NMOS晶体管的第十一MOS晶体管，并且该CMOS反相器电路被输入来自所述第三门电路的输出信号；
第一置位用MOS晶体管，其设置在所述第十一MOS晶体管与低电位节点之间；以及
第二置位用MOS晶体管，其设置在输出所述CMOS反相器电路的输出信号的输出信号节点与高电位节点之间。
13.一种触发器电路，该触发器电路包含：
第一门电路，其具有在高电位节点与低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第一MOS晶体管～第三MOS晶体管；
第二门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第四MOS晶体管～第六MOS晶体管；以及
第三门电路，其具有在所述高电位节点与所述低电位节点之间串联连接并从高电位侧朝向低电位侧排列的第七MOS晶体管～第九MOS晶体管，
所述第一MOS晶体管、第四MOS晶体管、第五MOS晶体管、第七MOS晶体管、第八MOS晶体管是PMOS晶体管，
所述第二MOS晶体管、第三MOS晶体管、第六MOS晶体管、第九MOS晶体管是NMOS晶体管，
向所述第二MOS晶体管、第四MOS晶体管、第六MOS晶体管、第八MOS晶体管的栅极输入时钟信号，
向所述第一MOS晶体管、第三MOS晶体管的栅极输入来自外部的输入信号，
向所述第五MOS晶体管的栅极输入来自所述第一MOS晶体管的漏极与所述第二MOS晶体管的漏极之间的节点的输出信号，
向所述第七MOS晶体管、第九MOS晶体管的栅极输入来自所述第五MOS晶体管的漏极与所述第六MOS晶体管的漏极之间的节点的输出信号，
所述第一MOS晶体管、第五MOS晶体管、第八MOS晶体管的阈值电压比所述第四MOS晶体管、第七MOS晶体管的阈值电压高，
所述第二MOS晶体管、第六MOS晶体管、第九MOS晶体管的阈值电压比所述第三MOS晶体管的阈值电压高。
14.一种振荡器，其具有权利要求1～13中的任意一项所述的触发器电路。
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