CN112993018A - 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 - Google Patents
一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 Download PDFInfo
- Publication number
- CN112993018A CN112993018A CN201911215121.7A CN201911215121A CN112993018A CN 112993018 A CN112993018 A CN 112993018A CN 201911215121 A CN201911215121 A CN 201911215121A CN 112993018 A CN112993018 A CN 112993018A
- Authority
- CN
- China
- Prior art keywords
- groove
- layer
- protective layer
- field plate
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title description 55
- 230000003071 parasitic effect Effects 0.000 title description 19
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 142
- 239000011241 protective layer Substances 0.000 claims description 72
- 238000002161 passivation Methods 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- CFBGXYDUODCMNS-UHFFFAOYSA-N cyclobutene Chemical compound C1CC=C1 CFBGXYDUODCMNS-UHFFFAOYSA-N 0.000 claims 1
- 229920000642 polymer Polymers 0.000 claims 1
- 238000005530 etching Methods 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
一种三五族半导体器件，包括:具有源极区及漏极区的衬底、源极，设置于衬底且对应于源极区、漏极，设置于衬底且对应于漏极区、栅极，设置于源极及漏极之间、第一保护层，具有第一凹槽及第二凹槽分别设置在源极及漏极上，且覆盖部分衬底，且于栅极及源极与漏极之间的衬底上没有覆盖所述第一保护层、第二保护层，设置在位于漏极的第一保护层的侧壁上，且侧壁相邻于所述栅极以及场板结构，设置于第一凹槽及设置于第二凹槽内并覆盖部分位于源极及漏极上的第一保护层，且在源极上的场板结构延伸至第二保护层上以及覆盖在相邻于第二保护层的部分第一保护层，其中在源极区上的第一保护层、场板结构及第一保护层环绕栅极，且场板结构与栅极之间具有空隙。
Description
技术领域
本发明是涉及一种半导体技术领域，特别是有关于一种降低三五族半导体器件寄生电容的方法及三五族半导体器件。
背景技术
化合物半导体器件，例如氮化镓(GaN)目前已经是射频(RF)及高功率(Highpower)器件的潮流之一。由于氮化镓晶体管的宽能带隙及高的临界崩溃电压，所以氮化镓晶体管是高电压应用的很好候选者。高电压应用包含功率转换器、射频(RF)功率转换器、RF开关及其他高电压应用。但是简单的晶体管架构，例如具有单一栅极、源极和漏极，无法利用这些电特性。此类氮化镓晶体管由于漏极电场线集中在栅极的边缘，并造成过早的崩溃，所以无法实现氮化镓材料特性标示的最早崩溃电压。
发明内容
根据现有技术的缺陷，本发明主要的目的在于提供一种降低三五族半导体器件寄生电容的方法及三五族半导体器件，三五族半导体器件可应用在射频器件领域里，透过降低半导体器的寄生电容，而提升高频效率。
本发明另一的目的在于提供一种三五族半导体器件，其中，在三五族半导体器件中的场板结构可以有效的降低三五族半导体器件的寄生电容。
本发明的又一目的在于提供一种降低三五族半导体器件寄生电容的方法，其采用场板空桥制程，将环绕栅极上方的保护层移除，使得源极的场板悬空，使得原本为保护层的介电常数变成空气的介电常数，有效降低寄生电容，但仍然可以保留源极场板来提升崩溃电压。
本发明的再一目的在于提供一种降低三五族半导体器件寄生电容的方法，采用源极场板蚀刻制程，其主要将栅极上方的场板移除，以有效的降低寄生电容的有效面积，达到降低寄生电容的效果，且此区域的场板无法提供吸引漏极电力线来提供崩溃电压，因此仍可保有提升崩溃电压的效果。
本发明的更一目的在于提供一种降低三五族半导体器件寄生电容的方法，采用阻障层减薄制程，主要是将栅极金属更接近氮化镓通道层，且在半导体器件的沟槽内源极与漏极侧的介质为空气，由于空气的介电常数为1，可以有效的降低寄生电容，且没有改变栅极场板的设计因此仍然可以保持提升崩溃电压的效果。
根据上述目的，本发明提供一种三五族半导体器件，包括:具有源极区及漏极区的衬底、源极，设置于衬底且对应于源极区、漏极，设置于衬底且对应于漏极区、栅极，设置于源极及漏极之间、第一保护层，具有第一凹槽及第二凹槽分别设置在源极及漏极上，且覆盖部分衬底，且于栅极及源极与漏极之间的衬底上没有覆盖所述第一保护层、第二保护层，设置在位于漏极的第一保护层的侧壁上，且侧壁相邻于所述栅极以及场板结构，设置于第一凹槽及设置于第二凹槽内并覆盖部分位于源极及漏极上的第一保护层，且在源极上的场板结构延伸至第二保护层上以及覆盖在相邻于第二保护层的部分第一保护层，其中在源极区上的第一保护层、场板结构及第一保护层环绕栅极，且场板结构与栅极之间具有空隙。
根据上述目的，本发明还提供一种三五族半导体器件，包括:衬底、栅极，设置在衬底上、第一保护层，覆盖在部分衬底的表面及覆盖在栅极的侧壁及顶面上、第一场板，覆盖在衬底的表面及覆盖在栅极的侧壁的第一保护层，且第一场板具有第一凹槽以暴露出在栅极上的第一保护层、第二保护层，覆盖在第一场板及部分第一保护层上并具有第二凹槽设置于栅极的顶面上，且第二凹槽对应于第一凹槽以暴露出在栅极的顶面上的第一保护层、第二场板，覆盖在第二保护层且具有第三凹槽同时对应第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层、第三保护层，覆盖在第二场板上且与第二保护层连接并具有第四凹槽设置在栅极的所述顶面上，且第四凹槽对应于第三凹槽、第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层、以及第三场板，覆盖在部分第三保护层上及在第二保护层与第三保护层连接结构之间，且第三场板具有第五凹槽同时对应第四凹槽、第三凹槽、第二凹槽及第一凹槽以暴露出在栅极的顶面上的第一保护层，使得对应于栅极上由第一凹槽、第二凹槽、第三凹槽、第四凹槽及第五凹槽形成深沟槽结构。
根据上述目的，本发明另外提供一种三五族半导体器件，包括:具有源极区及漏极区的衬底、阻障层，设置在衬底上且具有第一凹槽、源极，设置于阻障层上且在对应于源极区的位置、漏极，设置于阻障层上且在对应于漏极区的位置、保护层，覆盖于阻障层的表面、源极及漏极，且具有第二凹槽对应第一凹槽，且第二凹槽的开口小于第一凹槽，使得第二凹槽覆盖部分第一凹槽并暴露出阻障层的部分表面、以及栅极，设置在第二凹槽及覆盖在第二凹槽及第一凹槽所暴露的阻障层的部分表面，使得在第一凹槽内的栅极与相邻的阻障层之间具有空隙。
附图说明
图1是根据本发明所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的步骤流程示意图。
图2A－图2F是根据本发明所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的各步骤示意图。
图3是根据本发明所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的步骤流程示意图。
图4A－图4D是根据本发明所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的各步骤示意图。
图5是根据本发明所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的步骤流程示意图。
图6A－图6D是根据本发明所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的各步骤示意图。
具体实施方式
为了使本发明的目的、技术特征及优点，能更为相关技术领域人员所了解，并得以实施本发明，在此配合所附的图式、具体阐明本发明的技术特征与实施方式，并列举较佳实施例进一步说明。以下文中所对照的图式，为表达与本发明特征有关的示意，并未亦不需要依据实际情形完整绘制。而关于本案实施方式的说明中涉及本领域技术人员所熟知的技术内容，亦不再加以陈述。
在本发明所披露的三五族半导体器件中，主要是利用场板工艺，可以保有原三五族半导体器件可以承受崩溃电压的效果亦可以降低寄生电容。又，由器件的电容关系如式(1)所示:
首先，请同时参考图1及图2A至图2F。图1是根据本发明所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的步骤流程示意图。图2A至图2F是表示根据本发明所披露的技术，表示应用场板空桥工艺形成三五族半导体器件的各步骤示意图。请同时参考图1的步骤S10及图2A。步骤S10：在衬底上堆栈第一保护层。在此步骤中，衬底10内具有源极区102、漏极区104以及相对于源极区102及漏极区104分别设置于有源极14及漏极16，且栅极12设置在源极14与漏极16之间，而上述源极区102、漏极区104、源极14、漏极16及栅极12的形成方式为现有技术，也并非本案的技术特征，其形成手段不在此加以陈述。要说明的是，在此实施例中所披露的栅极12为环绕栅极，以下则是以栅极来说明。另外，衬底10可以是平台结构(Mesa structure)，其形成的手段亦非本案的技术特征，也不在此加以陈述。在本发明中，接续着现有技术的工艺，在衬底10上堆栈第一保护层18，此第一保护层18是作为金属隔离层，其厚度范围为100奈米－500奈米(nm)，其材料可以是硅氮化物(SiNx)。
接着，参考图1的步骤S12及图2B。步骤S12：利用半导体制程工艺在栅极及漏极之间形成沟槽。在此步骤中，透过微影制程在栅极12和漏极16之间并在第一保护层18上定义出0.2um-2um的沟槽图形。接着，再利用蚀刻步骤移除部分的第一保护层18，使得在栅极12与漏极16之间形成沟槽182。
接下来，参考图1的步骤S14及图2C。步骤S14：形成第二保护层以覆盖在第一保护层及形成于沟槽内。在此步骤中，将第二保护层20覆盖在第一保护层18a及填充于栅极12及漏极16之间的沟槽182内，在本发明较优选的实施例中，第二保护层20与第一保护层18之间有不同的选择比，且第二保护层20的厚度必须大于沟槽182的水平尺寸(CD)的二分之一，使得第二保护层20堆栈在第一保护层18a上的同时，在第一保护层18a的沟槽182内，第二保护层20会从沟槽182内的三边同时生长并会合并(merge)，使得第二保护层20填入沟槽182之后，在沟槽182内被第二保护层20填满而不会存在任何空隙，此目的是为了要确保在沟槽182中的第二保护层20可以作为支撑后续所形成的场板堆栈结构。
请参考图1的步骤S16及图2D。步骤S16：移除第二保护层以保留在沟槽内的第二保护层。在此步骤中，利用蚀刻步骤对图2C的结构移除在第一保护层18a上的第二保护层20，并保留在沟槽182内的第二保护层202，且在沟槽182内的第二保护层202的厚度等于第一保护层18a的厚度。要说明的是，在本实施例中，由于沟槽182内的第二保护层202的绝对高度会大于其他形成在第一保护层18a表面上的第二保护层202，因此，在进行蚀刻工艺时，才不会把沟槽182内的第二保护层20也一并移除。由于第二保护层20与第一保护层18a之间有不同的蚀刻选择比，因此在利用蚀刻步骤移除第二保护层20时，可以利用第一保护层18a作为蚀刻终止层(etch stop layer)，当第二保护层20被移除时，可以完全停留在第一保护层18a上。
请继续参考图1的步骤S18及图2E。步骤S18：形成场板结构在环绕栅极上方。在此步骤中，同样先利用半导体制程工艺，在图2D的结构上，即在第一保护层18a上形成光刻胶(未在图中表示)，并且在相对应于源极14及漏极16的位置上定义出第一凹槽及第二凹槽的图案。接着，根据第一凹槽及第二凹槽的图案移除在源极14及漏极16上方的部分第一保护层18a，以形成第一凹槽184在源极14的上方，并暴露出部分的源极14的表面以及形成第二凹槽186在漏极16的上方，并暴露出部分的漏极16的表面。接着，在光刻胶移除之后，再利用现有技术的金属掀离工艺来执行拉线制程，即在光刻胶移除之后，形成金属层以覆盖部分的第一保护层18a、填充于第一凹槽184及第二凹槽186。再利用金属掀离工艺，将覆盖在光刻胶上的部分金属层移除，只保留在源极14上的第一凹槽184内的金属层，且延伸并覆盖在沟槽182内的第二保护层202的表面，以及保留在漏极16上方的第二凹槽186内的金属层22a。而此金属层22a在本发明中，可以视为场板结构或是称为源极场板，此场板结构22a由源极14朝向漏极16方向延伸并覆盖在第二保护层202上以及覆盖在相邻于第二保护层202的部分第一保护层18a上，这样第二保护层202就可以提供此场板结构22a支撑的作用。
最后，请参考图1的步骤S20及图2F。步骤20：移除在源极场板及栅极间的第一保护层，使得在源极区上的第一保护层、场板结构及第一保护层环绕栅极，且场板结构与栅极之间具有空隙。在此步骤中，利用湿蚀刻的方式移除在源极场板22a与栅极12之间的第一保护层18a，由于第一保护层18a与第二保护层202之间具有蚀刻选择比，因此在进行湿蚀刻时，须要注意蚀刻配比不可以蚀刻到作为源极场板22a支撑结构的第二保护层202，避免源极场板22a失去支撑结构而使得整个三五族半导体器件损坏。在第一保护层18a移除之后，由源极14上方朝向漏极16方向延伸的源极场板22a可以视为场板空桥，且源极场板22a、源极14侧的第一保护层18a及在漏极16侧的第一保护层18a的侧壁的第二保护层202环绕于栅极12的空间为空隙，此空隙由于存在的是空气，而空气的介电常数是1，相较于现有技术中的保护层的介电常数通常是3－7，因此根据上述式(1)可以得到，当介电常数降低时，电容值也就会降低，对于三五族半导体器件的寄生电容而言，可以有效地降低寄生电容Cgs，且虽然移除了第一保护层18a，但是在三五族半导体器件中仍然保留了源极场板22a来承受崩溃电压。
接着，请参考图3及图4A至图4D。图3是根据本发明所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的步骤流程示意图以及图4A－图4D是根据本发明所披露的技术，表示应用源场板蚀刻工艺形成三五族半导体器件的各步骤示意图。请参考图3的步骤S30及图4A。步骤S30：在具有栅极的衬底上依序堆栈第一保护层、第一场板、第二保护层、第二场板、第三保护层、第三场板。在此步骤中，先在部分衬底30的表面及栅极32的侧壁及顶面上堆栈第一保护层34。接着，在部分衬底30的表面、第一保护层34上堆栈第一场板36，此第一场板36为奥姆场板(ohmic field plate)，且第一场板36覆盖在栅极32一侧边的衬底30的表面，于栅极32的另一侧边则是覆盖在部分第一保护层34上，并且有部分第一场板形成在相邻于第一保护层34的衬底30上。如图4A中，组件符号36为第一场板，其设置在远离栅极32的位置。第二保护层38堆栈在第一场板36上且覆盖在部分第一保护层34上，且覆盖在远离栅极32的第一场板36上。在本发明较优选的实施例中，第一保护层34与第二保护层38为不同的材料，因此具备有一定的蚀刻选择比，其中第一保护层34的材料可以是硅氮化物(SiNx)而第二保护层38的材料可以是硅氧化物(SiOx)。接着，在第二保护层38上形成第二场板40，此第二场板40覆盖在第二保护层上但没有与远离栅极32的第一场板36连接。之后，在第二场板40上形成第三保护层42，此第三保护层42与先前形成的第二保护层38连接在一起，在本发明较优选的实施例中，第三保护层42的材料与第二保护层38相同，使得当第三保护层42形成在第二场板40上时，在栅极32另一侧边(即图面的右侧)的第二保护层38与第三保护层42会混合在一起。最后，在第三保护层42上形成第三场板44。在形成第三场板44时，可以先在第三保护层42上形成光刻胶，利用半导体制程技术移除部分的第三保护层42，使得在第三保护层42上具有一凹槽结构(未在图中表示)。在移除光刻胶之后，再将做为第三场板44的金属层形成以覆盖在第三保护层42上以及填充于凹槽结构内。
接着请参考图3的步骤S32及图4B。步骤S32：在第三场板上形成具有深沟槽图案的光刻胶。在此步骤中，在第三场板44上形成具有深沟槽图案502的光刻胶50，此深沟槽图案502则是对应衬底30上栅极32的位置，目的是为了要将栅极32上的区域打开，因此深沟槽图案502对应于栅极32的位置而其他的区域则是用光刻胶50保护。
接下来请参考图3的步骤S34及图4C及图4D。步骤S34：利用半导体制程根据光刻胶的深沟槽图案由上往下依序移除部分的第三场板、第三保护层、第二场板、第二保护层及第一场板，直到第一保护层为止，以形成深沟槽在栅极的上方。在此步骤中，以第一保护层34作为蚀刻终止层，根据光刻胶50的深沟槽图案502由上往下依序蚀刻以移除部分第三场板44、部分第三保护层42、部分第二场板40、部分第二保护层38以及部分第一场板36(如图4C所示)，在移除光刻胶50之后，即形成深沟槽结构60在第三场板44a、第三保护层42a、第二场板40a、第二保护层38a以及第一场板36a之间，如图4D所示。
在本实施例中，是应用源场板蚀刻工艺将栅极32上方的第三场板44及第二场板40移除，如此一来，靠着漏极端(未在图中表示)的场板36(即图标中右侧，组件符号为36的区块)一样可以提升三五族半导体器件承受崩溃电压的效果，另一方面可以减少栅极32上方与源极(未在图中表示)之间的寄生电容Cgs。
接着请参考图5及图6A－图6D。图5是根据本发明所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的步骤流程示意图以及图6A－图6D是根据本发明所披露的技术，表示应用阻障层减薄工艺形成三五族半导体器件的各步骤示意图。请一并参考图5的步骤S40及图6A。步骤40：提供具有源极区、漏极区的衬底并在衬底上具有阻障层、源极、漏极及保护层。在此步骤中，衬底70中具有源极区702、漏极区704、阻障层72设置在衬底70上，且对应于源极区702及漏极区704分别具有源极740及漏极742，上述步骤为现有技术，在此不再多加陈述。于本发明的实施例中，将保护层76形成在阻障层72的部分表面及覆盖在源极740及漏极742上。
接下来，请参考图5的步骤S42及图6B。步骤S42：利用半导体制程定义栅极并移除部分保护层形成凹槽以暴露部分阻障层表面。在此步骤中，在保护层76上形成具有图案的光刻胶(未在图中表示)以定义栅极位置。接着，利用蚀刻根据光刻胶的图案移除部分保护层76，移除光刻胶之后，便在保护层76内形成凹槽762，且暴露出阻障层72的部分表面。此凹槽762将会成为后续栅极(未在图中表示)的支撑结构。
接着参考图5的步骤S44及图6C。步骤S44：利用湿蚀刻移除部分阻障层以形成另一凹槽在保护层的凹槽下方。在此步骤中，为了避免阻障层72过度蚀刻，则须要调整蚀刻选择比，使得在利用湿蚀刻时，可以达到移除部分阻障层72而形成一个类似底切的凹槽722在凹槽762下方，但也不会对阻障层72过度蚀刻或者是将上方的保护层76a移除，其中凹槽722的开口大于凹槽762的开口。
最后，参考图5的步骤S46及图6D。步骤S46：在保护层的凹槽和阻障层的凹槽内形成栅极。在此步骤中，利用金属掀离工艺来制作栅极，是将作为栅极80的金属层形成在部分保护层76a上，并填充于凹槽762及填充部分的凹槽722内以完成栅极80。要说明的是，由于填充在凹槽762及凹槽722的金属层受到保护层76a的开口大小的限制，其填充在凹槽762及凹槽722的金属层不会附着于凹槽722的侧壁，也就是说当金属层填充于凹槽762及凹槽722时，在金属层与凹槽722之间尚有空隙722a存在，而此空隙722a为空气，其介电常数为1。如此一来，由于此处的的空气的介电常数及设置于凹槽762及凹槽722内的栅极结构，皆有益于降低三五族半导体器件的寄生电容。
以上所述仅为本发明之较佳实施例，并非用以限定本发明之权利范围；同时以上的描述，对于相关技术领域之专门人士应可明了及实施，因此其他未脱离本发明所揭示之精神下所完成的等效改变或修饰，均应包含在申请专利范围中。
Claims (10)
1.一种三五族半导体器件，其特征在于，包括:
衬底，具有源极区及漏极区；
源极，设置于所述衬底且对应于所述源极区；
漏极，设置于所述衬底且对应于所述漏极区；
栅极，设置于所述源极及所述漏极之间；
第一保护层，具有第一凹槽及第二凹槽分别设置在所述源极及所述漏极上，且覆盖部分所述衬底，且于所述栅极及所述源极与所述漏极之间的所述衬底上没有覆盖所述第一保护层；
第二保护层，设置在位于所述漏极的所述第一保护层的侧壁上，且所述侧壁相邻于所述栅极；以及
场板结构，设置于所述第一凹槽及设置于所述第二凹槽内并覆盖位于所述源极及所述漏极上的部分所述第一保护层，且在所述源极上的所述场板结构延伸并覆盖在所述第二保护层上以及覆盖在相邻所述第二保护层的部分所述第一保护层，其中在所述源极区上的所述第一保护层、所述场板结构及所述第一保护层环绕所述栅极，且所述场板结构与所述栅极之间具有空隙。
2.如权利要求1所述的三五族半导体器件，其特征在于，所述第一保护层及第二保护层可以是硅氧化物、硅氮化物或是聚并环丁烯高分子材料。
3.如权利要求1所述的三五族半导体器件，其特征在于，所述第二保护层的厚度等于第一保护层的厚度。
4.如权利要求1所述的三五族半导体器件，其特征在于，所述场板结构与所述栅极之间的所述空隙的介电常数为1。
5.一种三五族半导体器件，其特征在于，包括:
衬底；
栅极，设置在所述衬底上；
第一保护层，覆盖在部份所述衬底的表面及覆盖在所述栅极的侧壁及顶面上；
第一场板，覆盖在所述衬底的所述表面及覆盖在所述栅极的所述侧壁的所述第一保护层，且所述第一场板具有第一凹槽以暴露出在所述栅极上的所述第一保护层；
第二保护层，覆盖在所述第一场板及部分所述第一保护层上并具有第二凹槽设置于所述栅极的所述顶面上，且所述第二凹槽对应于所述第一凹槽以暴露出在所述栅极的所述顶面上的所述第一保护层；
第二场板，覆盖在所述第二保护层且具有第三凹槽同时对应所述第二凹槽及所述第一凹槽以暴露出在所述栅极的所述顶面上的所述第一保护层；
第三保护层，覆盖在所述第二场板上且与所述第二保护层连接并具有第四凹槽设置在所述栅极的所述顶面上，且所述第四凹槽对应于所述第三凹槽、所述第二凹槽及所述第一凹槽以暴露出在所述栅极的所述顶面上的所述第一保护层；及
第三场板，覆盖在部分所述第三保护层上及在所述第二保护层与所述第三保护层连接结构之间，且所述第三场板具有第五凹槽同时对应所述第四凹槽、所述第三凹槽、所述第二凹槽及所述第一凹槽以暴露出在所述栅极的所述顶面上的所述第一保护层，使得对应于所述栅极上由所述第一凹槽、所述第二凹槽、所述第三凹槽、所述第四凹槽及所述第五凹槽形成深沟槽结构。
6.如权利要求5所述的三五族半导体器件，其特征在于，所述第一保护层为硅氮化物层。
7.如权利要求5所述的三五族半导体器件，其特征在于，所述第二保护层为硅氧化物层。
8.一种三五族半导体器件，其特征在于，包括:
衬底，具有源极区及漏极区；
阻障层，设置在所述衬底上且具有第一凹槽；
源极，设置于所述阻障层上且在对应于所述源极区的位置；
漏极，设置于所述阻障层上且在对应于所述漏极区的位置；
保护层，覆盖于所述阻障层的表面、所述源极及所述漏极且具有第二凹槽对应所述第一凹槽，且所述第二凹槽的开口小于所述第一凹槽，使得所述第二凹槽覆盖部分所述第一凹槽并暴露出所述阻障层的部分表面；及
栅极，设置在所述第二凹槽及覆盖在所述第二凹槽及所述第一凹槽所暴露的所述阻障层的部分表面，使得在所述第一凹槽内的栅极与相邻的所述阻障层之间具有空隙。
9.如权利要求8所述的三五族半导体器件，其特征在于，所述保护层为硅氮化物。
10.如权利要求8所述的三五族半导体器件，其特征在于，在所述第一凹槽内的栅极与相邻的所述阻障层之间的所述空隙的介电常数为1。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911215121.7A CN112993018A (zh) | 2019-12-02 | 2019-12-02 | 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911215121.7A CN112993018A (zh) | 2019-12-02 | 2019-12-02 | 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112993018A true CN112993018A (zh) | 2021-06-18 |
Family
ID=76331125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911215121.7A Pending CN112993018A (zh) | 2019-12-02 | 2019-12-02 | 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112993018A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115985960A (zh) * | 2023-03-16 | 2023-04-18 | 江苏能华微电子科技发展有限公司 | 一种高速GaN功率器件及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253484A (ja) * | 2003-02-18 | 2004-09-09 | Sony Corp | 半導体装置及びその製造方法 |
| US20050253167A1 (en) * | 2004-05-13 | 2005-11-17 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US20060202272A1 (en) * | 2005-03-11 | 2006-09-14 | Cree, Inc. | Wide bandgap transistors with gate-source field plates |
| CN102856361A (zh) * | 2011-06-29 | 2013-01-02 | 财团法人工业技术研究院 | 具有双面场板的晶体管元件及其制造方法 |
| JP2016162879A (ja) * | 2015-03-02 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| CN106328523A (zh) * | 2015-06-15 | 2017-01-11 | 北大方正集团有限公司 | 射频横向双扩散mos器件的制作方法 |
| WO2018040864A1 (zh) * | 2016-08-30 | 2018-03-08 | 无锡华润上华科技有限公司 | 半导体器件及其制造方法 |
| CN209199943U (zh) * | 2018-12-10 | 2019-08-02 | 捷苙科技股份有限公司 | 氮化镓基高电子迁移率晶体管 |
-
2019
- 2019-12-02 CN CN201911215121.7A patent/CN112993018A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253484A (ja) * | 2003-02-18 | 2004-09-09 | Sony Corp | 半導体装置及びその製造方法 |
| US20050253167A1 (en) * | 2004-05-13 | 2005-11-17 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US20060202272A1 (en) * | 2005-03-11 | 2006-09-14 | Cree, Inc. | Wide bandgap transistors with gate-source field plates |
| CN102856361A (zh) * | 2011-06-29 | 2013-01-02 | 财团法人工业技术研究院 | 具有双面场板的晶体管元件及其制造方法 |
| JP2016162879A (ja) * | 2015-03-02 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| CN106328523A (zh) * | 2015-06-15 | 2017-01-11 | 北大方正集团有限公司 | 射频横向双扩散mos器件的制作方法 |
| WO2018040864A1 (zh) * | 2016-08-30 | 2018-03-08 | 无锡华润上华科技有限公司 | 半导体器件及其制造方法 |
| CN209199943U (zh) * | 2018-12-10 | 2019-08-02 | 捷苙科技股份有限公司 | 氮化镓基高电子迁移率晶体管 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115985960A (zh) * | 2023-03-16 | 2023-04-18 | 江苏能华微电子科技发展有限公司 | 一种高速GaN功率器件及其制备方法 |
| CN115985960B (zh) * | 2023-03-16 | 2023-08-22 | 江苏能华微电子科技发展有限公司 | 一种高速GaN功率器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9076813B1 (en) | Gate-all-around metal-oxide-semiconductor transistors with gate oxides | |
| US8368126B2 (en) | Trench metal oxide semiconductor with recessed trench material and remote contacts | |
| CN110690285B (zh) | 半导体结构及其形成方法 | |
| US6291310B1 (en) | Method of increasing trench density for semiconductor | |
| TWI599834B (zh) | 畫素結構及其製造方法 | |
| US20090026534A1 (en) | Trench MOSFET and method of making the same | |
| CN113013028A (zh) | 栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法 | |
| KR20220074921A (ko) | Ldmos 소자 및 이의 제조방법 | |
| KR20130062726A (ko) | 박막 트랜지스터 및 이의 제조 방법 | |
| CN110581101B (zh) | 半导体器件及其形成方法 | |
| CN112993018A (zh) | 一种降低三五族半导体器件寄生电容的方法及三五族半导体器件结构 | |
| KR100827538B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US10692992B2 (en) | Semiconductor device and fabrication method thereof | |
| US20230124023A1 (en) | Shield gate trench mosfet device and method for manufacturing the same | |
| CN107644816A (zh) | FinFET半导体器件及其制造方法 | |
| CN114284149B (zh) | 一种屏蔽栅沟槽场效应晶体管的制备方法 | |
| CN216250738U (zh) | 功率半导体器件及芯片 | |
| JP7313082B2 (ja) | 半導体パワーデバイスの製造方法 | |
| KR100275484B1 (ko) | 트렌치형 게이트 전극을 갖는 전력소자 제조방법 | |
| US10347524B2 (en) | Trench isolation structures and methods for forming the same | |
| KR100683491B1 (ko) | 반도체 소자 제조 방법 | |
| CN114023648B (zh) | 沟槽栅半导体器件的制造方法 | |
| KR100673109B1 (ko) | 반도체소자의 리세스 게이트 형성방법 | |
| CN112582476B (zh) | 半导体器件及其形成方法 | |
| US20230261084A1 (en) | Fabrication method of forming silicon carbide mosfet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |