CN112992696A - 堆叠芯片的封装方法和封装结构 - Google Patents

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蔡钟贤
吴品忠
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Abstract

本申请公开了一种堆叠芯片的封装方法和封装结构，该封装方法包括：将至少一个第一芯片的功能面黏贴于设置有胶层的载板上；将至少一个第二芯片的部分功能面分别黏贴于所述至少一个第一芯片的非功能面上，且所述第二芯片包括超出对应位置处的所述第一芯片的端部，所述端部的功能面上设置有导电柱，所述导电柱***所述胶层；在所述胶层设置有所述第一芯片和所述第二芯片一侧形成塑封层；去除所述胶层和所述载板，所述第一芯片的功能面和所述导电柱从所述塑封层中露出。通过上述方式，本申请能够降低堆叠芯片的封装结构的高度。

Description

堆叠芯片的封装方法和封装结构
技术领域
本申请属于半导体技术领域，具体涉及一种堆叠芯片的封装方法和封装结构。
背景技术
消费电子产品（例如，手机、平板等）持续的向轻薄化发展，这样就促使消费电子产品中的半导体器件也需要向轻薄化方向发展。在手持式电子产品中，特别是手机，PoP（封装上封装堆叠）结构是主流封装形式。在PoP中，底层是处理器封装，上层是存储器封装。目前电子产品对于存储的容量需求越来越大，对于手机类DRAM（动态随机存取存储器）应用，最高已经达到12GB的容量。由于单个芯片的容量有限，为实现大容量存储，需要多芯片堆叠封装。
请参阅图1，图1为现有技术中堆叠芯片的封装结构一实施方式的结构示意图，第一芯片11的非功能面110通过贴片膜13黏贴在基板16上，第一芯片11的功能面112和第二芯片12的非功能面120通过贴片膜13黏贴固定在一起。位于第一芯片11的功能面112和第二芯片12的功能面122上的焊盘通过金线与基板16形成电连接。第一芯片11、第二芯片12和金线通过塑封层17进行保护。整个封装结构通过位于基板16上的焊球18与外界进行连接。
在目前的封装结构中，由于金线成型的高度限制，以及塑封层到金线保护距离限制，塑封层到第二芯片表面的高度受到严格限制，无法持续降低。同时基板工艺由于材料限制以及基板强度的限制，超薄基板的生产难度极大，这些都限制了传统封装结构在超薄存储叠层封装中的应用。
发明内容
本申请提供一种堆叠芯片的封装方法和封装结构，以解决堆叠芯片的封装结构高度无法进一步降低的技术问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种堆叠芯片的封装方法，包括：将至少一个第一芯片的功能面黏贴于设置有胶层的载板上；将至少一个第二芯片的部分功能面分别黏贴于所述至少一个第一芯片的非功能面上，且所述第二芯片包括超出对应位置处的所述第一芯片的端部，所述端部的功能面上设置有导电柱，所述导电柱***所述胶层；在所述胶层设置有所述第一芯片和所述第二芯片一侧形成塑封层；去除所述胶层和所述载板，所述第一芯片的功能面和所述导电柱从所述塑封层中露出。
其中，所述导电柱***所述胶层内5-10微米。
其中，所述去除所述胶层和所述载板之后，还包括：在所述第一芯片的功能面一侧形成第一介电层，所述第一介电层覆盖所有所述第一芯片的功能面和所有所述导电柱；去除部分所述第一介电层，以使所述第一芯片的功能面上的焊盘和所有所述导电柱从所述第一介电层中露出；在所述第一介电层上形成至少一层再布线层，所述再布线层与对应位置处的所述第一芯片的焊盘和所述导电柱电连接。
其中，所述去除部分所述第一介电层，以使所述第一芯片的功能面上的焊盘和所有所述导电柱从所述第一介电层中露出的步骤，包括：研磨所述第一介电层，直至所述导电柱与所述第一介电层齐平，所述导电柱从所述第一介电层中露出；在所述第一介电层对应所述第一芯片的焊盘的位置形成第一开口，以使得所述第一芯片的焊盘从所述第一开口中露出。
其中，所述在所述第一介电层上形成至少一层再布线层的步骤包括：在所述第一介电层上形成第一再布线层，所述第一再布线层与对应位置处的所述第一芯片的焊盘和所述导电柱电连接；在所述第一再布线层上形成第二介电层，所述第二介电层对应所述第一再布线层的位置设置有第二开口；在所述第二介电层上形成第二再布线层，所述第二再布线层透过所述第二开口与所述第一再布线层电连接。
其中，所述在所述第一介电层上形成至少一层再布线层的步骤之后，还包括：在所述至少一层再布线层上形成第三介电层，所述第三介电层对应最远离所述第一芯片的再布线层的位置设置有第三开口；在所述第三开口内设置焊球。
其中，所述第一芯片的个数为多个，所述在所述第三开口内设置焊球的步骤之后，还包括：切割掉相邻所述第一芯片之间的塑封层和所有介电层，以获得包含单颗所述第一芯片的封装结构。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种堆叠芯片的封装结构，由上述任一实施例中所述的封装方法形成，包括：层叠设置的第一芯片和第二芯片，且所述第二芯片的部分功能面与所述第一芯片的非功能面相互黏贴固定，所述第二芯片包括超出所述第一芯片的端部，所述端部的功能面上设置有导电柱，所述导电柱朝向所述第一芯片方向延伸，并超出所述第一芯片的功能面；塑封层，覆盖所述第一芯片和所述第二芯片，且其靠近所述第一芯片的功能面的第一表面与所述第一芯片的功能面齐平。
其中，所述导电柱超出所述塑封层5-10微米。
其中，还包括：第一介电层，覆盖所述第一表面以及部分所述第一芯片的功能面，所述第一芯片的功能面上的焊盘和所述导电柱从所述第一介电层中露出；至少一层再布线层，位于所述第一介电层上，且与对应位置处的所述焊盘和所述导电柱电连接。
区别于现有技术情况，本申请的有益效果是：本申请所提供的封装方法中相互堆叠的第一芯片和第二芯片之间相互错位设置，位于下方的第一芯片的功能面上的焊盘以及位于上方的第二芯片的功能面上的导电柱均从塑封层中露出，便于后续对第一芯片的焊盘和第二芯片的导电柱进行信号引出；即本申请所提供的封装方法取消了利用金线进行信号引出的方式，可以降低塑封层的厚度，进而实现降低堆叠芯片的封装结构的厚度的目的。
此外，本申请中取消了基板，后续在露出的导电柱和焊盘表面直接进行再布线扇出工艺，从而可以进一步降低堆叠芯片的封装结构的厚度，且避免了TSV（硅通孔）技术的使用，降低了成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为现有技术中堆叠芯片的封装结构一实施方式的结构示意图；
图2为本申请堆叠芯片的封装方法一实施方式的流程示意图；
图3a为图2中步骤S101对应的一实施方式的结构示意图；
图3b为图2中步骤S102对应的一实施方式的结构示意图；
图3c为图2中步骤S103对应的一实施方式的结构示意图；
图3d为图2中步骤S104对应的一实施方式的结构示意图；
图4为图2中步骤S104之后堆叠芯片的封装方法一实施方式的流程示意图；
图5a为图4中步骤S105对应的一实施方式的结构示意图；
图5b为图4中步骤S106对应的一实施方式的结构示意图；
图5c为图4中步骤S107对应的一实施方式的结构示意图；
图6为图4中步骤S107之后一实施方式的结构示意图；
图7为本申请堆叠芯片的封装结构一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
请参阅图2，图2为本申请堆叠芯片的封装方法一实施方式的流程示意图，该封装方法具体包括：
S101：将至少一个第一芯片20的功能面200黏贴于设置有胶层22的载板24上。
具体地，请参阅图3a，图3a为图2中步骤S101对应的一实施方式的结构示意图。在本实施例中，载板24的材质可以为玻璃、硅、或者金属等。载板24上设置的胶层22可以为临时键合胶，后续可以通过某些方式被去除。第一芯片20可以包括相背设置的功能面200和非功能面202，第一芯片20的功能面200上设置有多个焊盘（图未示）。
S102：将至少一个第二芯片26的部分功能面260分别黏贴于至少一个第一芯片20的非功能面202上，且第二芯片26包括超出对应位置处的第一芯片20的端部264，端部264的功能面260上设置有导电柱266，导电柱266***胶层22。
具体地，请参阅图3b，图3b为图2中步骤S102对应的一实施方式的结构示意图。在本实施例中，第二芯片26和第一芯片20类似，第二芯片26包括相背设置的功能面260和非功能面262，第二芯片26的功能面260上设置有多个焊盘（图未示）。通过预先设计，第二芯片26的多个焊盘可以仅排布于其中一个端部264；在上述步骤S102之前，还可以包括：在第二芯片26的端部264的多个焊盘上利用电镀的方式分别形成导电柱266，导电柱266的材质可以为铜等，且其高度大于第一芯片20的高度。后续在进行步骤S102时，可以将第二芯片26的功能面260朝向第一芯片20设置，且第二芯片26和第一芯片20之间相互错位堆叠，以使得第一芯片20避开导电柱266。进一步，导电柱266可以***对应位置处的胶层22，但不与载板24接触；并且导电柱266在胶层22中延伸的深度D为5-10微米；例如，6微米、8微米等。该设计方式可以使得导电柱266后续很方便的从第一介电层中露出，便于后续电连接。
此外，上述第二芯片26与第一芯片20之间可以通过贴片膜28实现黏贴固定；为了简化工艺制备的复杂程度，可以先将贴片膜28设置于第一芯片20的非功能面202上，然后再将第二芯片26的功能面260黏贴至贴片膜28上。
S103：在胶层22设置有第一芯片20和第二芯片26一侧形成塑封层21。
具体地，请参阅图3c，图3c为图2中步骤S103对应的一实施方式的结构示意图。在本实施例中，塑封层21的材质可以为环氧树脂等，且其一侧表面与胶层22齐平，塑封层21可以覆盖第一芯片20和第二芯片26。当载板24上设置有多个第一芯片20时，塑封层21可以连续覆盖多个第一芯片20和多个第二芯片26，且塑封层21背离胶层22的一侧表面齐平。
S104：去除胶层22和载板24，第一芯片20的功能面200和导电柱266从塑封层21中露出。
具体地，请参阅图3d，图3d为图2中步骤S104对应的一实施方式的结构示意图。在本实施例中，可以通过热分离、激光分离、紫外光分离、机械分离等方法将图3c中的胶层22和载板24去除。去除胶层22和载板24后，可以看出塑封层21靠近第一芯片20的功能面200的一侧表面与第一芯片20的功能面200齐平，而导电柱266超出第一芯片20的功能面200，其超出的距离为上述步骤S102中导电柱266在胶层22中延伸的深度D。
在上述设计方式中，本申请所提供的封装方法中相互堆叠的第一芯片20和第二芯片26之间相互错位设置，位于下方的第一芯片20的功能面200上的焊盘以及位于上方的第二芯片26的功能面260上的导电柱266均从塑封层21中露出，便于后续对第一芯片20的焊盘和第二芯片26的导电柱266进行信号引出；即本申请所提供的封装方法取消了利用金线进行信号引出的方式，可以降低塑封层21的厚度，进而实现降低堆叠芯片的封装结构的厚度的目的。
当然，在其他实施例中，在上述步骤S104之后还可进一步进行后续封装过程；例如，请参阅图4，图4为图2中步骤S104之后堆叠芯片的封装方法一实施方式的流程示意图，上述步骤S104之后还包括：
S105：在第一芯片20的功能面200一侧形成第一介电层23，第一介电层23覆盖所有第一芯片20的功能面200和所有导电柱266。
具体地，请参阅图5a，图5a为图4中步骤S105对应的一实施方式的结构示意图。
S106：去除部分第一介电层23，以使第一芯片20的功能面200上的焊盘和所有导电柱266从第一介电层23中露出。
具体地，请参阅图5b，图5b为图4中步骤S106对应的一实施方式的结构示意图。在本实施例中，如图5b中所示，上述步骤S106的实现过程可以为：研磨第一介电层23，直至导电柱266与第一介电层23齐平，导电柱266从第一介电层23中露出；在研磨后的第一介电层23对应第一芯片20的功能面200上的焊盘（图未示）的位置形成第一开口230，以使得第一芯片20的焊盘从第一开口230中露出；上述形成第一开口230的过程可以为光刻腐蚀等。上述步骤S106的实现过程较为简单，且可以很好的控制第一介电层23的厚度，第一介电层23的厚度较低。
当然，在其他实施例中，实现上述步骤S106的方式也可为其他，例如，不对第一介电层23进行研磨处理，直接在第一介电层23对应导电柱266和第一芯片20的焊盘的位置分别形成开口。但可以预见，该实现方式最终第一介电层23的厚度比前一种方式大，因此更为优选的是前一种方式。
S107：在第一介电层23上形成至少一层再布线层25，再布线层25与对应位置处的第一芯片20的焊盘和导电柱266电连接。
具体地，请参阅图5c，图5c为图4中步骤S107对应的一实施方式的结构示意图。当再布线层25包含两层时，上述步骤S107的具体实现过程可以为：在第一介电层23上形成第一再布线层250，第一再布线层250与对应位置处的第一芯片20的焊盘（图未示）和导电柱266电连接；在第一再布线层250上形成第二介电层27，第二介电层27对应第一再布线层250的位置设置有第二开口（未标示）；在第二介电层27上形成第二再布线层252，第二再布线层252透过第二开口与第一再布线层250电连接。当然，在其他实施例中，再布线层25也可包括一层或者更多层，本申请对此不作限定。
在上述设计方式中，本申请相比于现有技术而言取消了基板，在露出的导电柱266和焊盘表面直接进行再布线扇出工艺，从而可以进一步降低堆叠芯片的封装结构的厚度，且避免了TSV（硅通孔）技术的使用，降低了成本。
此外，在其他实施例中，请参阅图6，图6为图4中步骤S107之后一实施方式的结构示意图。上述步骤S107之后还可以包括：在至少一层再布线层25上形成第三介电层29，第三介电层29对应最远离第一芯片20的再布线层25的位置设置有第三开口（未标示）；在第三开口内设置焊球30。后续可以通过焊球30使上述封装结构与外界其他元器件实现电连接。
可选地，请一并参阅图6和图7，图7为本申请堆叠芯片的封装结构一实施方式的结构示意图。当第一芯片20的个数为多个，上述在第三开口内设置焊球30的步骤之后，还包括：切割掉相邻第一芯片20之间的塑封层21和所有介电层，以获得包含单颗第一芯片20的封装结构。
下面从结构的角度对上述封装方法形成的堆叠芯片的封装结构作进一步说明。请再次参阅图7，本申请所提供的堆叠芯片的封装结构具体包括：层叠设置的第一芯片20和第二芯片26，且第二芯片26的部分功能面260与第一芯片20的非功能面202相互黏贴固定，第二芯片26包括超出第一芯片20的端部264，端部264的功能面260上设置有焊盘，且对应每个焊盘的位置处设置有导电柱266，导电柱266朝向第一芯片20方向延伸，并超出第一芯片20的功能面200。
塑封层21，覆盖第一芯片20和第二芯片26，且其靠近第一芯片20的功能面200的第一表面210与第一芯片20的功能面200齐平。可以说，导电柱266超出塑封层21的第一表面210，且可选地，超出距离为5-10微米。
此外，请继续参阅图7，本申请所提供的堆叠芯片的封装结构还包括第一介电层23和至少一层再布线层25。其中，第一介电层23覆盖塑封层21的第一表面210以及部分第一芯片20的功能面200，第一芯片20的功能面200上的焊盘和导电柱266从第一介电层23中露出。至少一层再布线层25位于第一介电层23上，且与对应位置处的焊盘和导电柱266电连接。
可选地，在本实施例中，第一介电层23上可以设置有两层再布线层25，具体为：第一再布线层250位于第一介电层23上，且与对应位置处的焊盘和导电柱266电连接；第二介电层27覆盖第一再布线层250，且对应第一再布线层250的位置设置有第二开口；第二再布线层252位于第二介电层27上，且透过第二开口与对应位置处的第一再布线层250电连接。
另外，请继续参阅图7，本申请所提供的堆叠芯片的封装结构还可以包括：第三介电层29，位于第二再布线层252上，且对应第二再布线层252的位置设置有第三开口（未标示）；焊球30，位于第三开口内。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种堆叠芯片的封装方法，其特征在于，包括：
将至少一个第一芯片的功能面黏贴于设置有胶层的载板上；
将至少一个第二芯片的部分功能面分别黏贴于所述至少一个第一芯片的非功能面上，且所述第二芯片包括超出对应位置处的所述第一芯片的端部，所述端部的功能面上设置有导电柱，所述导电柱***所述胶层内5-10微米；
在所述胶层设置有所述第一芯片和所述第二芯片一侧形成塑封层；
去除所述胶层和所述载板，所述第一芯片的功能面和所述导电柱从所述塑封层中露出。
2.根据权利要求1所述的封装方法，其特征在于，所述去除所述胶层和所述载板之后，还包括：
在所述第一芯片的功能面一侧形成第一介电层，所述第一介电层覆盖所有所述第一芯片的功能面和所有所述导电柱；
去除部分所述第一介电层，以使所述第一芯片的功能面上的焊盘和所有所述导电柱从所述第一介电层中露出；
在所述第一介电层上形成至少一层再布线层，所述再布线层与对应位置处的所述第一芯片的焊盘和所述导电柱电连接。
3.根据权利要求2所述的封装方法，其特征在于，所述去除部分所述第一介电层，以使所述第一芯片的功能面上的焊盘和所有所述导电柱从所述第一介电层中露出的步骤，包括：
研磨所述第一介电层，直至所述导电柱与所述第一介电层齐平，所述导电柱从所述第一介电层中露出；
在所述第一介电层对应所述第一芯片的焊盘的位置形成第一开口，以使得所述第一芯片的焊盘从所述第一开口中露出。
4.根据权利要求2所述的封装方法，其特征在于，所述在所述第一介电层上形成至少一层再布线层的步骤包括：
在所述第一介电层上形成第一再布线层，所述第一再布线层与对应位置处的所述第一芯片的焊盘和所述导电柱电连接；
在所述第一再布线层上形成第二介电层，所述第二介电层对应所述第一再布线层的位置设置有第二开口；
在所述第二介电层上形成第二再布线层，所述第二再布线层透过所述第二开口与所述第一再布线层电连接。
5.根据权利要求2所述的封装方法，其特征在于，所述在所述第一介电层上形成至少一层再布线层的步骤之后，还包括：
在所述至少一层再布线层上形成第三介电层，所述第三介电层对应最远离所述第一芯片的再布线层的位置设置有第三开口；
在所述第三开口内设置焊球。
6.根据权利要求5所述的封装方法，其特征在于，所述第一芯片的个数为多个，所述在所述第三开口内设置焊球的步骤之后，还包括：
切割掉相邻所述第一芯片之间的塑封层和所有介电层，以获得包含单颗所述第一芯片的封装结构。
7.一种堆叠芯片的封装结构，其特征在于，由权利要求1-6中任一项所述的封装方法形成，包括：
层叠设置的第一芯片和第二芯片，且所述第二芯片的部分功能面与所述第一芯片的非功能面相互黏贴固定，所述第二芯片包括超出所述第一芯片的端部，所述端部的功能面上设置有导电柱，所述导电柱朝向所述第一芯片方向延伸，并超出所述第一芯片的功能面；
塑封层，覆盖所述第一芯片和所述第二芯片，且其靠近所述第一芯片的功能面的第一表面与所述第一芯片的功能面齐平；所述导电柱超出所述塑封层5-10微米。
8.根据权利要求7所述的封装结构，其特征在于，还包括：
第一介电层，覆盖所述第一表面以及部分所述第一芯片的功能面，所述第一芯片的功能面上的焊盘和所述导电柱从所述第一介电层中露出；
至少一层再布线层，位于所述第一介电层上，且与对应位置处的所述焊盘和所述导电柱电连接。
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