CN112992211A - 存储控制器、存储器和存储*** - Google Patents

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Abstract

本发明公开了一种存储控制器、存储器和存储***。所述存储控制器包含命令处理器。当所述存储控制器执行访问命令时，所述命令处理器在发出激活命令至所述存储器之前产生一行地址信息至所述存储器。所述命令处理器基于所述访问命令发出所述行地址信息和所述激活命令。因此，相较于现有技术，所述存储器可利用所述行地址信息快速地开启对应的字线。

Description

存储控制器、存储器和存储***
技术领域
本发明涉及一种存储控制器、存储器和存储***，尤其涉及一种可以除去存储器接收激活命令以及开启对应的字线之间的时间间隔的存储控制器、存储器和存储***。
背景技术
请参照图1，图1是现有技术所公开的一种动态随机存取存储(dynamic randomaccess memory,DRAM)控制器10的示意图。如图1所示，动态随机存取存储控制器10的一边可通过动态随机存取存储控制器10的高级可扩展接口(advanced eXtensible interface,AXI)总线102耦接多个主机H1-Hn，以及动态随机存取存储控制器10的另一边可通过动态随机存取存储控制器10的物理层接口(port physical layer(PHY)interface)112耦接多个存储器M1-Mm，其中多个存储器M1-Mm可以是双倍数据速率(Double Data Rate,(DDR～DDR4或更高阶)存储器，低功耗(low power)双倍数据速率(LPDDR～LPDDR4或更高阶)存储器等。另外，n和m为大于1的整数。
如图1所示，动态随机存取存储控制器10还包含仲裁和映射单元(arbitrationand mapping unit)104，物理队列(physical queue)106，排序引擎(sequence engine)108，命令处理器110，和双倍数据速率(DDR)物理层接口(PHY)总线111。仲裁和映射单元104可决定产生自多个主机H1-Hn的多个访问命令(或命令)的优先顺序，以及将所述多个命令从高级可扩展接口(AXI)地址映射至存储器地址。然后，物理队列106可根据映射的所述存储器地址的优先顺序(对应所述多个命令的优先顺序)，将所述多个命令储存为一命令队列202(如图2所示)。例如，如图2所示，命令队列202具有16个对列0-15(分别对应命令C0-C15)，其中每个队列有36位(bit)，以及所述36位包括命令位、区块(bank)地址数据、行地址数据和列地址数据。另外，命令C0-C15中的每个命令可对应来自动态随机存取存储器的8位(8-bits)长度的读取(read)或写入(write)命令。然后物理队列106可以依序传送多个命令C0-C15至排序引擎108。例如物理队列106可以依序传送命令C0-C2至排序引擎108内的寄存器FIFOO0-FIFOO2(如图3所示)。也就是说命令C0-C2是依序分别储存在寄存器FIFOO0-FIFOO2。另外，如图3所示，包含在排序引擎108中的有限状态机1082可根据对应寄存器FIFOO0-FIFOO2的顺序，执行储存在寄存器FIFOO0-FIFOO2的命令C0-C2。例如有限状态机1082首先执行储存在寄存器FIFOO0的命令C0(具有顺序1)，然后依序执行储存在寄存器FIFOO1的命令C1(具有顺序2)以及储存在寄存器FIFOO2的命令C2(具有顺序3)。之后命令处理器110也依序处理命令C0、命令C1和命令C2，其中命令处理器110处理命令C0、命令C1和命令C2的操作时序可参照图4。如图4所示，例如命令C0为对应存储器M1的区块0的行11和列11地址(K0_row11/col11)的读取(Rd)命令，命令C1为对应存储器M1的区块7的行22和列22地址(K7_row22/col22)的读取(Rd)命令，以及命令C2为对应存储器M1的区块5的行33和列33地址(K5_row33/col33)的读取(Rd)命令。
当有限状态机1082执行命令C0(其中命令C0为对应存储器M1的区块0的行11和列11地址(K0_row11/col11)的读取(Rd)命令)时，有限状态机1082首先检查区块0的行11是否被激活。如果区块0的行11没被激活以及区块0的其他行被激活，则有限状态机1082进入预充电状态以及控制命令处理器110(在图4所示的时间T1)产生预充电命令Prech_K0。如图4所示，在命令处理器110产生预充电命令Prech_K0之后的时间间隔tRP(由电子设备工程联合委员会(Joint Electron Device Engineering Council,JEDEC)的双倍数据速率存储器规范所定义)之后，命令处理器110可产生激活命令ACT_K0_R11(如图4所示的时间T4)以选择区块0的行11。行11的地址伴随激活命令ACT_K0_R11将同时被存储器M1接收。在命令处理器110产生激活命令ACT_K0_R11之后的时间间隔tRCD(由电子设备工程联合委员会的双倍数据速率存储器规范所定义)之后，命令处理器110可产生读取命令Rd_K0_C11以选择区块0的列11(如图4所示的时间T6)。然后列11的地址将伴随着读取命令Rd_K0_C11同时被存储器M1接收。在存储器M1接收读取命令Rd_K0_C11后，耦接存储器M1的区块0的行11和列11的存储单元所储存的数据将被读取。然而如果命令C0是要写入数据至存储器M1的区块0的行11和列11地址(K0_row11/col11)，则此时命令处理器110将产生对应区块0的行11和列11地址(K0_row11/col11)的写入命令给存储器M1。然后存储器M1将根据所述写入命令使所述数据写入至耦接存储器M1的区块0的行11和列11的存储单元。
在时间间隔tRP和时间间隔tRCD期间，命令处理器110可基于一些预先规则(lookahead rules)先处理命令C1和/或命令C2的部分。例如在对应命令C0的激活命令ACT_K0_R11产生之前，有限状态机1082可控制命令处理器110产生对应命令C1的预充电命令Prech_K7(如图4所示的时间T2)以及之后产生对应命令C2的激活命令ACT_K5_R33(如图4所示的时间T3)。另外，在时间间隔tRCD期间，有限状态机1082可控制命令处理器110产生对应命令C1的激活命令ACT_K7_R22(如图4所示的时间T5)。另外，在图4的操作时序中，不像命令C0和命令C1，因为根据命令C2要被读取或者写入的区块5可能已经在时间T1之前被预充电(或已被执行自动刷新命令(auto-refresh command)或预充所有命令(pre-charge allcommand))，所以命令处理器110并没有产生对应命令C2的预充电命令。
如图5所示，以命令C0为例，在存储器M1接收激活命令ACT_K0_R11后，时间间隔TT1是给存储器M1的解码器502接收和解码激活命令ACT_K0_R11的时间，其中解码器502是根据时钟信号CLK(ACT)运作。之后，时间间隔TT2(也就是延迟链(delay chain))是给行地址锁存器506根据解码器502产生的地址锁定信号ADDR_LATCH_PLS锁存/输出行11的地址的时间，以及也是给行冗余比较器508和行地址预先解码器510根据行11的地址准备就绪的时间。然后时间间隔TT3是给行解码器512根据行11的地址解码对应的字线的时间。另外，如图5所示，信号XADD[0:N]包含区块0的地址、行11的地址以及列11的地址，以及地址锁存器504是用于锁存区块0的地址、行11的地址以及列11的地址，其中地址锁存器504也是根据时钟信号CLK(ACT)运作。
然而，如图4所示，在命令处理器110中，命令C0已包含区块0的行11和列11的地址信息，命令C1也已包含区块7的行22和列22的地址信息，以及命令C2也已包含区块5的行33和列33的地址信息。另外，如图4所示，因为未被占用时间仍然存在于命令C0的预充电命令Prech_K0和激活命令ACT_K0_R11之间，所以如何利用所述未被占用时间除去时间间隔TT2(也就是所述延迟链)已成为动态随机存取存储控制器10的设计者的一项重要课题。
发明内容
本发明公开一种存储控制器、存储器和存储***。所述存储控制器可在产生预充电命令和产生激活命令之间产生预先行地址命令至所述存储器，所以相较于现有技术，所述存储器可利用所述预先行地址命令快速地开启对应的字线。
本发明的一实施例公开一种应用于存储器的存储控制器。所述存储控制器包含命令处理器。当所述存储控制器执行访问命令时，所述命令处理器在产生一激活命令至所述存储器之前产生行地址信息至所述存储器，其中所述命令处理器基于所述访问命令产生所述行地址信息和所述激活命令。
根据本发明的另一实施例，所述命令处理器还用于产生预充电命令至所述存储器，以及所述行地址信息是在所述预充电命令之后的时钟下降沿或时钟上升沿产生。
根据本发明的另一实施例，所述命令处理器还用于在所述存储器接收所述激活命令之前产生预先行地址命令至所述存储器以锁存所述行地址信息，以及所述命令处理器基于所述访问命令产生所述预先行地址命令。
根据本发明的另一实施例，所述行地址信息和所述预先行地址命令是在一个时钟周期内或同时产生至所述存储器。
根据本发明的另一实施例，在所述激活命令发出后，所述命令处理器基于所述访问命令产生一读取或写入命令，以及所述命令处理器还用于在产生所述激活命令和产生所述读取或写入命令之间产生一列地址信息。
根据本发明的另一实施例，所述命令处理器还用于在所述存储器接收所述读取或写入命令之前产生一预先列地址命令至所述存储器以锁存所述列地址信息，以及所述命令处理器基于所述访问命令产生所述预先列地址命令。
根据本发明的另一实施例，所述列地址信息和所述预先列地址命令是在一个时钟周期内或同时产生至所述存储器。
根据本发明的另一实施例，所述存储控制器还包含排序引擎，其中所述排序引擎是耦接所述命令处理器，所述访问命令储存在所述排序引擎，以及所述排序引擎根据所述访问命令，控制所述命令处理器依序产生所述行地址信息和所述激活命令。
根据本发明的另一实施例，在所述激活命令发出后，所述排序引擎控制所述命令处理器产生对应所述访问命令的一列地址信息，然后产生对应所述访问命令的读取或写入命令。
本发明的另一实施例公开一种存储器，其中所述存储器可以从存储控制器接收访问命令。所述存储器包含第一解码器。所述第一解码器是用于解码对应所述访问命令的激活命令；所述存储器在接收所述激活命令之前，接收对应所述访问命令的一行地址信息。
根据本发明的另一实施例，所述存储器还包含第二解码器，其中所述第二解码器是用于解码对应所述访问命令的一预充电命令，以及所述存储器在接收所述预充电命令后的时钟下降沿或时钟上升沿接收所述行地址信息。
根据本发明的另一实施例，所述存储器还包含第三解码器，其中所述第三解码器是用于解码对应所述访问命令的一预先行地址命令，以及所述预先行地址命令是用于在所述存储器接收所述激活命令之前锁存所述行地址信息。
根据本发明的另一实施例，所述存储器是在一个时钟周期内或同时接收所述行地址信息和所述预先行地址命令。
根据本发明的另一实施例，所述存储器还包含行地址锁存器，其中所述第三解码器解码所述预先行地址命令以及在所述存储器接收所述激活命令之前产生一锁存信号至所述行地址锁存器以锁存所述行地址信息。
根据本发明的另一实施例，所述存储器还包含第四解码器，其中所述第四解码器是用于解码对应所述访问命令的一读取或写入命令，以及所述存储器在接收所述读取或写入命令之前接收一列地址信息。
根据本发明的另一实施例，所述存储器是在一个时钟周期内或同时接收所述列地址信息和一预先列地址命令。
根据本发明的另一实施例，所述存储器还包含第五解码器，其中所述第五解码器是用于解码对应所述访问命令的一预先列地址命令，以及所述预先列地址命令是用于在所述存储器接收所述读取或写入命令之前锁存所述列地址信息。
根据本发明的另一实施例，所述存储器是在一个时钟周期内或同时接收所述列地址信息和所述预先列地址命令。
根据本发明的另一实施例，所述存储器还包含列地址锁存器，其中所述第五解码器解码所述预先列地址命令以及在所述存储器接收所述读取或写入命令之前产生一锁存信号至所述列地址锁存器以锁存所述列地址信息。
本发明的另一实施例公开一种存储***。所述存储***包含存储控制器和存储器。所述存储控制器包含命令处理器。所述存储器是耦接所述存储控制器。当所述存储控制器执行一访问命令时，所述命令处理器在产生一激活命令至所述存储器之前，产生一行地址信息至所述存储器；其中所述命令处理器基于所述访问命令产生所述行地址信息和所述激活命令。
根据本发明的另一实施例，所述命令处理器还用于在所述存储器接收所述激活命令之前产生一预先行地址命令至所述存储器以锁存所述行地址信息。
根据本发明的另一实施例，所述行地址信息和所述预先行地址命令是在一个时钟周期内或同时产生至所述存储器。
附图说明
图1是现有技术所公开的一种动态随机存取存储控制器的示意图。
图2是说明命令队列的示意图。
图3是说明排序引擎的示意图。
图4是说明存储控制器内的命令处理器基于现有技术的操作时序的示意图。
图5是说明在存储器接收激活命令后，存储器的操作的示意图。
图6是本发明的一实施例所公开的一种存储控制器的示意图。
图7是说明命令的数据结构的示意图。
图8是说明命令处理器的示意图。
图9是说明命令处理器的操作时序的示意图。
图10是说明在存储器接收激活命令后，存储器的操作的示意图。
图11、12是说明存储器基于预先行地址命令的操作时序以及存储器基于现有技术的操作时序的示意图。
其中，附图标记说明如下：
10、100 存储控制器
102 高级可扩展接口总线
104 仲裁和映射单元
106 物理队列
108 排序引擎
110、150 命令处理器
111 双倍数据速率物理层接口总线
112 物理层接口
1082 有限状态机
1102 激活命令产生电路
1104 预充电命令产生电路
1106 预先行地址命令产生电路
1108 预先列地址命令产生电路
502、1002 解码器
504 地址锁存器
506 行地址锁存器
508 行冗余比较器
510 行地址预先解码器
512 行解码器
ACT_K0_R11、ACT_K5_R33、 激活命令
ACT_K7_R22
ADDR_LATCH_PLS 地址锁定信号
ASS 激活确认信号
BAD 区块地址数据
C0-C15 命令
col11、col22、col33 列地址
CLK(ACT)、CLK(PRA) 时钟信号
CC 命令码
CAD 列地址数据
delay chain 延迟链
FIFOO0-FIFOO2 寄存器
H1-Hn 主机
K0、K7、K5 区块地址
M1-Mm 存储器
Prech_K0、Prech_K7 预充电命令
PCSS 预充电确认信号
PRASS 预先行地址确认信号
PCASS 预先列地址确认信号
PRA0、PRA7、PRA5 预先行地址命令
PCA0 预先列地址命令
PRE_ADDR_LATCH_PLS 预先地址锁定信号
Rd_K0_C11 读取命令
Rd 读取
row11、row22、row33 行地址
RAD 行地址数据
tRCD、tRP、TT1-TT3、tRRD、tPRA2C 时间间隔
T1-T11 时间
XADD[0:N] 信号
具体实施方式
请参照图6，图6是本发明的一实施例所公开的一种存储控制器100的示意图。如图6所示，存储控制器100至少包含高级可扩展接口(advanced eXtensible interface,AXI)总线102、仲裁和映射单元104、物理队列106、排序引擎108、命令处理器150以及物理层接口(port physical layer(PHY)interface)112，其中存储控制器100中的高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、命令处理器150以及物理层接口112和图1所示的高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、命令处理器150以及物理层接口112相同，所以在此不再赘述。另外，存储控制器100和动态随机存取存储控制器10之间的差异在于图6中的命令处理器150不同于图1中的命令处理器110。另外，高级可扩展接口总线102、仲裁和映射单元104、物理队列106、排序引擎108、命令处理器150以及物理层接口112之间的耦接关系可参照图6，所以在此也不再赘述。另外，因为存储控制器100内除了上述元件之外的其他电路并非本发明所关注的技术特征，所以在此也不再赘述。
另外，储存在排序引擎108内寄存器(例如寄存器FIFOO0-FIFOO2)的命令C0的数据结构可参照图7。如图7所示，命令C0有36位B0-B35，其中位B0-B10储存列地址数据CAD，位B11-B26储存行地址数据RAD，位B27-B29储存区块地址数据BAD，位B32-B34储存命令码CC，以及位B30、B31、B35为保留位。例如列地址数据CAD表示列11，行地址数据RAD表示行11，区块地址数据BAD表示存储器M1的区块0，以及命令码CC表示读取命令或者写入命令。另外，命令C1，C2中的每一命令的数据结构和命令C0的数据结构相同，所以在此不再赘述。因此，当命令处理器150开始执行命令C0时，所有的地址信息(包含行地址数据RAD和列地址数据CAD)都已经在排序引擎108中储存就绪，并且可以被发送到命令处理器150。
另外，请参照图8，图8是说明命令处理器150的示意图。如图8所示，命令处理器150包含激活命令产生电路1102、预充电命令产生电路1104、预先行地址命令产生电路1106以及预先列地址命令产生电路1108。接着以命令C0为例，激活命令产生电路1102可根据存储器M1的区块0的区块地址数据BAD，区块0的行地址数据RAD，以及激活确认信号ASS，产生激活命令ACT_K0_R11，其中区块地址数据BAD和行地址数据RAD是由排序引擎108传送；预充电命令产生电路1104可根据区块地址数据BAD和预充电确认信号PCSS，产生预充电命令Prech_K0，其中区块地址数据BAD是由排序引擎108传送；预先行地址命令产生电路1106可根据区块地址数据BAD，行地址数据RAD，以及预先行地址确认信号PRASS，产生预先行地址命令PRA0，其中区块地址数据BAD和行地址数据RAD是由排序引擎108传送；预先列地址命令产生电路1108可根据区块地址数据BAD，列地址数据CAD，以及预先列地址确认信号PCASS，产生预先列地址命令PCA0，其中区块地址数据BAD和列地址数据CAD是由排序引擎108传送。另外，命令处理器150可通过双倍数据速率物理层接口总线111和物理层接口112传送预先行地址命令PRA0，预充电命令Prech_K0，预先列地址命令PCA0，以及激活命令ACT_K0_R11至存储器M1，其中如图6所示，双倍数据速率物理层接口总线111是耦接在命令处理器150和物理层接口112之间。
在本发明的一实施例中，储存在寄存器FIFOO0的命令C0对应顺序1，储存在寄存器FIFOO1的命令C1对应顺序2，以及储存在寄存器FIFOO2的命令C2对应顺序3。排序引擎108内的有限状态机1082可控制命令处理器150执行命令C0，此时有限状态机1082可预先执行命令C1和命令C2的部分以有效将可用地址信息发送到命令处理器150使命令处理器150在适当的时间产生预先行地址命令PRA0和/或预先列地址命令PCA0。
另外，在本发明中每一命令可对应读取命令或写入命令，以及接着仅用读取命令Rd做为说明本发明的例子。如图9所示，以命令C0为对应区块0的列11和行11的读取命令Rd，命令C1为对应区块7的列22和行22的读取命令Rd，以及命令C2为对应区块5的列33和行33的读取命令Rd为例，当命令C0被执行时，有限状态机1082首先检查区块0的行11是否被激活。如果区块0的行11没被激活以及区块0的其他行被激活，则有限状态机1082进入预充电状态(pre-charge state)以及控制命令处理器150内的预充电命令产生电路1104(在图9所示的时间T1)产生预充电命令Prech_K0。如果区块0是处于空闲模式(idle mode)以及区块0没有任何一行被激活，则有限状态机1082进入激活状态(active state)以及控制命令处理器150内的激活命令产生电路1102(在图9所示的时间T9)产生激活命令ACT_K0_R11。
如图9所示，因为对应命令C0的预充电命令Prech_K0和激活命令ACT_K0_R11之间存在着未被占用时间，所以命令处理器150内的预先行地址命令产生电路1106可在所述未被占用时间之内产生伴随着行11的预先行地址命令PRA0至存储器M1，其中行11和预先行地址命令PRA0是在一个时钟周期内或同时产生至存储器M1。另外，如图9所示，预先行地址命令PRA0可在预充电命令Prech_K0之后的时钟下降沿(如图9所示的时间T2)产生(因为命令C0对应区块0的列11和行11，所以当预充电命令产生电路1104产生预充电命令Prech_K0时，接下来有限状态机1082知道它将控制预先行地址命令产生电路1106产生预先行地址命令PRA0)。在本发明的另一实施例中，预先行地址命令产生电路1106可在预充电命令Prech_K0之后的时钟上升沿(如图9所示的时间T3)产生伴随着行11的预先行地址命令PRA0至存储器M1，其中所述时钟下降沿和所述时钟上升沿是对应应用于存储器M1-Mm的内部时钟。
另外，本发明并不受限于预先行地址命令产生电路1106在预充电命令Prech_K0之后的所述时钟下降沿和所述时钟上升沿产生预先行地址命令PRA0。也就是说只要预先行地址命令产生电路1106在预充电命令Prech_K0和激活命令ACT_K0_R11之间(或在时间间隔tRP期间)产生预先行地址命令PRA0都落入本发明的范围。
另外，因为命令C0对应区块0的列11和行11，所以当预充电命令Prech_K0或激活命令ACT_K0_R11被产生时，有限状态机1082也知道列11且有限状态机1082还用于控制预先列地址命令产生电路1108在适当的时间产生伴随着列11的预先列地址命令PCA0，其中列11和预先列地址命令PCA0是在一个时钟周期内或同时产生至存储器M1。因此，预先列地址命令产生电路1108也可在对应命令C0的读取命令Rd_K0_C11被产生之前，或在激活命令ACT_K0_R11和读取命令Rd_K0_C11之间，或在时间间隔tRP期间产生伴随着列11的预先列地址命令PCA0(未示于图6)。
如图9所示，在预充电命令产生电路1104产生预充电命令Prech_K0后，接下来储存在排序引擎108的命令C1将被有限状态机1082预先执行。有限状态机1082首先检查区块7的行22是否被激活。如果区块7的行22没被激活以及区块7的其他行被激活，则有限状态机1082进入所述预充电状态以及控制预充电命令产生电路1104(在图9所示的时间T4)产生预充电命令Prech_K7。如果区块7是处于所述空闲模式以及区块7没有任何一行被激活，则有限状态机1082进入所述激活状态以及控制激活命令产生电路1102(在图9所示的时间T10)产生激活命令ACT_K7_R22。如图9所示，因为对应命令C1的预充电命令Prech_K7和激活命令ACT_K7_R22之间存在着未被占用时间，所以预先行地址命令产生电路1106可在预充电命令Prech_K7之后的时钟下降沿(如图9所示的时间T5)，或在预充电命令Prech_K7之后的时钟上升沿(如图9所示的时间T6)产生伴随着行22的预先行地址命令PRA7至存储器M1。
另外，在图9的操作时序中，不像命令C0和命令C1，因为根据命令C2要被读取的区块5可能已经在时间T1之前被预充电(或已被执行所述自动刷新命令或所述预充所有命令)，所以命令处理器150并没有产生对应命令C2的预充电命令。因此，在图9的操作时序中，预先行地址命令产生电路1106可在对应命令C2的激活命令ACT_K5_R33于时间T11被产生之前，在时间T7(对应所述时钟上升沿)或在时间T8(对应所述时钟下降沿)产生伴随着对应命令C2的行33的预先行地址命令PRA5。另外，如图9所示，在命令处理器150产生二不同的激活命令之间应该满足时间间隔tRRD(由电子设备工程联合委员会的双倍数据速率存储器规范所定义)。另外，如图9所示，对应命令C0的预先行地址命令PRA0和激活命令ACT_K0_R11之间的时间间隔tPRA2C不应该小于应用于存储器M1-Mm的内部时钟的一个时钟周期(其中时间间隔tPRA2C也适用于命令C1和命令C2)。
另外，如图10所示，以命令C0为例，在预先行地址命令PRA0被产生后，因为存储器M1内的解码器1002(此时解码器1002即为第三解码器)可解码预先行地址命令PRA0以产生预先地址锁定信号PRE_ADDR_LATCH_PLS至存储器M1的行地址锁存器506，以及存储器M1的预先地址锁存器1004锁存区块0的地址、行11的地址(也就是行地址信息)以及列11的地址(也就是列地址信息)，所以行冗余比较器508和行地址预先解码器510可在存储器M1接收激活命令ACT_K0_R11之前(或在存储器M1的解码器502(也就是第一解码器)解码激活命令ACT_K0_R11之前)先行准备就绪，其中解码器1002和预先地址锁存器1004是根据时钟信号CLK(PRA)运作。
如图10所示，因为行冗余比较器508和行地址预先解码器510可在存储器M1接收激活命令ACT_K0_R11之前(或在存储器M1的解码器502解码激活命令ACT_K0_R11之前)先行准备就绪，所以图10并没有如图5所示的延迟链，其中图5所示的延迟链是给行地址锁存器506锁存行11的地址的时间，以及给行冗余比较器508和行地址预先解码器510准备就绪的时间。也就是说图10并不存在如图5所示的时间间隔TT2。
另外，在本发明的另一实施例中，在对应命令C0的预充电命令Prech_K0和激活命令ACT_K0_R11之间的未被占用时间中，命令处理器150只向存储器M1发出行11的地址(而没有发出预先行地址命令PRA0)。例如命令处理器150可在预充电命令Prech_K0之后的时钟下降沿(如图9所示的时间T2)，或在预充电命令Prech_K0之后的时钟上升沿(如图9所示的时间T3)产生行11。当然，在这种实施例中，如图10所示的存储器M1的解码器1002(此时解码器1002即为第二解码器)将被修改以致于可以解码预充电命令Prech_K0(因为在这种实施例中没有预先行地址命令)，或其他可用命令，或地址位(address bits)的组合以产生预先地址锁定信号PRE_ADDR_LATCH_PLS给存储器M1的行地址锁存器506。
另外，在这种实施例中，命令处理器150也可在对应命令C0的激活命令ACT_K0_R11和读取命令Rd_K0_C11之间的未被占用时间中只向存储器M1发出列11的地址(而没有发出预先列地址命令PCA0)。例如命令处理器150可在激活命令ACT_K0_R11之后的时钟下降沿或在激活命令ACT_K0_R11之后的时钟上升沿产生列11。
另外，在预先列地址命令PCA0被产生后，存储器M1内的解码器(未示于图10，且所述解码器即为第五解码器)可解码预先列地址命令PCA0以产生另一预先地址锁定信号至存储器M1的列地址锁存器(未示于图10)。另外，在存储器M1接收读取命令Rd_K0_C11后，存储器M1内的读取解码器(未示于图10，且所述读取解码器即为第四解码器)可解码读取命令Rd_K0_C11以读取耦接存储器M1的区块0的行11和列11的存储单元所储存的数据。
请参照图11、12，图11、12是说明存储器M1基于预先行地址命令PRA0的操作时序以及存储器M1基于现有技术的操作时序的示意图。如图11(a)所示，在存储器M1接收预充电命令Prech_K0后，如果预先行地址命令PRA0没有应用至存储器M1(也就是现有技术)，则即使在命令C0包含行地址数据RAD的情况下，存储器M1还是必须在接收激活命令ACT_K0_R11后才会锁存行地址数据RAD(对应行11的地址)，才会预先解码行地址数据RAD，以及才会执行行冗余比较器508。也就是说存储器M1必须在接收激活命令ACT_K0_R11后才会锁存行地址数据RAD，才会预先解码行地址数据RAD，以及才会执行行冗余比较器508。因此，当存储器M1接收激活命令ACT_K0_R11时，存储器M1才开始解码激活命令ACT_K0_R11。然后存储器M1锁存行地址数据RAD，预先解码行地址数据RAD，以及执行行冗余比较器508。最后后存储器M1根据行地址数据RAD解码出对应的字线以开启所述对应的字线，其中对于本技术领域的技术人员而言，锁存行地址数据RAD，预先解码行地址数据RAD，以及执行行冗余比较器508是现有技术，所以在此不再赘述.
然而，如图11(b)所示，在存储器M1接收预充电命令Prech_K0后，如果预先行地址命令PRA0应用至存储器M1，则存储器M1可解码预先行地址命令PRA0以得到行地址数据RAD，锁存行地址数据RAD，预先解码行地址数据RAD，以及在存储器M1接收激活命令ACT_K0_R11之前执行行冗余比较器508。因为存储器M1已解码预充电命令Prech_K0，锁存行地址数据RAD，预先解码行地址数据RAD，以及在激活命令ACT_K0_R11被解码之前已执行行冗余比较器508，所以当存储器M1接收激活命令ACT_K0_R11时，存储器M1可以根据行11快速地开启所述对应的字线。
另外，如图12(a)所示，在存储器M1接收预充电命令Prech_K0后，如果预先行地址命令PRA0没有应用至存储器M1(也就是现有技术)，则在存储器M1接收激活命令ACT_K0_R11后，时间间隔TT1-TT3必须存在于存储器M1根据行地址数据RAD开启所述对应的字线之前，其中时间间隔TT1是给存储器M1接收激活命令ACT_K0_R11以及解码激活命令ACT_K0_R11的时间，时间间隔TT2是给存储器M1锁存行地址数据RAD，预先解码行地址数据RAD，以及执行行冗余比较器508的时间，以及时间间隔TT3是给存储器M1根据行地址数据RAD解码所述对应的字线以开启所述对应的字线的时间。
然而，如图12(b)所示，在存储器M1接收预充电命令Prech_K0后，如果预先行地址命令PRA0应用至存储器M1，则因为存储器M1已解码预先行地址命令PRA0而得到行地址数据RAD，锁存行地址数据RAD，预先解码行地址数据RAD，以及在存储器M1接收激活命令ACT_K0_R11之前执行行冗余比较器508，所以在存储器M1接收激活命令ACT_K0_R11后以及在存储器M1开启所述对应的字线之前仅有时间间隔TT1、TT3存在。也就是说当存储器M1接收激活命令ACT_K0_R11时，存储器M1可以根据行11快速地开启所述对应的字线。
另外，仲裁和映射单元104，排序引擎108，以及命令处理器150可以是具有上述仲裁和映射单元104，排序引擎108，以及命令处理器150的功能的现场可编程序逻辑门阵列(Field Programmable Gate Array,FPGA)，或是具有上述仲裁和映射单元104，排序引擎108，以及命令处理器150的功能的特殊应用集成电路(Application-specific integratedcircuit,ASIC)，或是具有上述仲裁和映射单元104，排序引擎108，以及命令处理器150的功能的软件模块，或是具有上述仲裁和映射单元104，排序引擎108，以及命令处理器150的模拟集成电路。
综上所述，因为所述未被占用时间存在于所述预充电命令和所述激活命令之间，所以本发明可利用所述命令处理器中的预先行地址命令产生电路以在所述预充电命令和所述激活命令之间产生所述预先行地址命令至所述存储器。因此，相较于现有技术，所述存储器可利用所述预先行地址命令除去所述存储器接收所述激活命令和开启所述对应的字线之间的时间间隔。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种应用于存储器的存储控制器，其特征在于包含∶
一命令处理器；
其中当所述存储控制器执行一访问命令时，所述命令处理器在产生一激活命令至所述存储器之前产生一行地址信息至所述存储器；
其中所述命令处理器基于所述访问命令产生所述行地址信息和所述激活命令。
2.如权利要求1所述的存储控制器，其特征在于∶所述命令处理器还用于产生一预充电命令至所述存储器，以及所述行地址信息是在所述预充电命令之后的一时钟下降沿或一时钟上升沿产生。
3.如权利要求1所述的存储控制器，其特征在于∶所述命令处理器还用于在所述存储器接收所述激活命令之前产生一预先行地址命令至所述存储器以锁存所述行地址信息，以及所述命令处理器基于所述访问命令产生所述预先行地址命令。
4.如权利要求3所述的存储控制器，其特征在于∶所述行地址信息和所述预先行地址命令是在一个时钟周期内或同时产生至所述存储器。
5.如权利要求1所述的存储控制器，其特征在于∶在所述激活命令产生后，所述命令处理器基于所述访问命令产生一读取或写入命令，以及所述命令处理器还用于在产生所述激活命令和产生所述读取或写入命令之间产生一列地址信息。
6.如权利要求5所述的存储控制器，其特征在于∶所述命令处理器还用于在所述存储器接收所述读取或写入命令之前产生一预先列地址命令至所述存储器以锁存所述列地址信息，以及所述命令处理器基于所述访问命令产生所述预先列地址命令。
7.如权利要求6所述的存储控制器，其特征在于∶所述列地址信息和所述预先列地址命令是在一个时钟周期内或同时产生至所述存储器。
8.如权利要求1所述的存储控制器，其特征在于还包含∶
一排序引擎，耦接所述命令处理器，其中所述访问命令储存在所述排序引擎，以及所述排序引擎根据所述访问命令，控制所述命令处理器依序产生所述行地址信息和所述激活命令。
9.如权利要求8所述的存储控制器，其特征在于∶在所述激活命令产生后，所述排序引擎控制所述命令处理器产生对应所述访问命令的一列地址信息，然后产生对应所述访问命令的读取或写入命令。
10.一种可以从存储控制器接收访问命令的存储器，其特征在于包含∶
一第一解码器，用于解码对应所述访问命令的激活命令；
其中所述存储器在接收所述激活命令之前，接收对应所述访问命令的一行地址信息。
11.如权利要求10所述的存储器，其特征在于还包含∶
一第二解码器，用于解码对应所述访问命令的一预充电命令；
其中所述存储器在接收所述预充电命令后的一时钟下降沿或一时钟上升沿接收所述行地址信息。
12.如权利要求10所述的存储器，其特征在于还包含∶
一第三解码器，用于解码对应所述访问命令的一预先行地址命令；
其中所述预先行地址命令是用于在所述存储器接收所述激活命令之前锁存所述行地址信息。
13.如权利要求12所述的存储器，其特征在于∶所述存储器是在一个时钟周期内或同时接收所述行地址信息和所述预先行地址命令。
14.如权利要求12所述的存储器，其特征在于还包含∶
一行地址锁存器，其中所述第三解码器解码所述预先行地址命令以及在所述存储器接收所述激活命令之前产生一锁存信号至所述行地址锁存器以锁存所述行地址信息。
15.如权利要求10所述的存储器，其特征在于还包含∶
一第四解码器，用于解码对应所述访问命令的一读取或写入命令；
其中所述存储器在接收所述读取或写入命令之前接收一列地址信息。
16.如权利要求15所述的存储器，其特征在于∶所述存储器是在一个时钟周期内或同时接收所述列地址信息和一预先列地址命令。
17.如权利要求15所述的存储器，其特征在于还包含∶
一第五解码器，用于解码对应所述访问命令的一预先列地址命令；
其中所述预先列地址命令是用于在所述存储器接收所述读取或写入命令之前锁存所述列地址信息。
18.如权利要求17所述的存储器，其特征在于∶所述存储器是在一个时钟周期内或同时接收所述列地址信息和所述预先列地址命令。
19.如权利要求17所述的存储器，其特征在于还包含∶
一列地址锁存器，其中所述第五解码器解码所述预先列地址命令以及在所述存储器接收所述读取或写入命令之前产生一锁存信号至所述列地址锁存器以锁存所述列地址信息。
20.一种存储***，其特征在于包含∶
一存储控制器，包含一命令处理器；及
一存储器，耦接于所述存储控制器；
其中当所述存储控制器执行一访问命令时，所述命令处理器在产生一激活命令至所述存储器之前，产生一行地址信息至所述存储器；
其中所述命令处理器基于所述访问命令产生所述行地址信息和所述激活命令。
21.如权利要求20所述的存储***，其特征在于∶所述命令处理器还用于在所述存储器接收所述激活命令之前产生一预先行地址命令至所述存储器以锁存所述行地址信息。
22.如权利要求21所述的存储***，其特征在于∶所述行地址信息和所述预先行地址命令是在一个时钟周期内或同时产生至所述存储器。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041536A1 (en) * 2000-10-05 2002-04-11 Fujitsu Limited Semiconductor memory and method of operating the same
CN1825474A (zh) * 2004-11-19 2006-08-30 因芬尼昂技术股份公司 具有快速列存取的随机存取存储器
US20080056033A1 (en) * 2006-09-05 2008-03-06 Samsung Electronics, Co., Ltd. Semiconductor memory device
US20080282042A1 (en) * 2007-05-11 2008-11-13 Kwon Jin-Hyoung Multi-path accessible semiconductor memory device with prevention of pre-charge skip
US20090316508A1 (en) * 2008-06-23 2009-12-24 Elpida Memory Inc. PRECISE tRCD MEASUREMENT IN A SEMICONDUCTOR MEMORY DEVICE
CN104240745A (zh) * 2013-06-17 2014-12-24 爱思开海力士有限公司 半导体存储装置和包括其的存储***
US20140379976A1 (en) * 2013-06-25 2014-12-25 Mstar Semiconductor, Inc. Memory controller and associated signal generating method
US20150063015A1 (en) * 2013-08-27 2015-03-05 Naoki Shimizu Semiconductor memory device
US20150098284A1 (en) * 2013-10-07 2015-04-09 SK Hynix Inc. Semiconductor memory device and memory system including the same
CN105518784A (zh) * 2013-10-08 2016-04-20 超威半导体公司 具有用于高可靠性操作的存储控制器的数据处理器和方法
US20160148654A1 (en) * 2014-11-24 2016-05-26 Young-Soo Sohn Memory device having page state informing function
US20170140810A1 (en) * 2015-11-17 2017-05-18 Samsung Electronics Co., Ltd. Memory device and memory system including the same for controlling collision between access operation and refresh operation
CN107017012A (zh) * 2015-11-19 2017-08-04 钰创科技股份有限公司 能够快速写入/读取数据的存储电路
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器***

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594743B (en) * 2001-11-07 2004-06-21 Fujitsu Ltd Memory device and internal control method therefor
JP5391833B2 (ja) * 2009-05-27 2014-01-15 富士通セミコンダクター株式会社 メモリコントローラ、システムおよび半導体メモリのアクセス制御方法
JP2013073654A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置
JP2013219121A (ja) * 2012-04-06 2013-10-24 Elpida Memory Inc 半導体装置
US10572185B2 (en) * 2018-06-01 2020-02-25 Western Digital Technologies, Inc. Non-volatile storage system with command replay

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020041536A1 (en) * 2000-10-05 2002-04-11 Fujitsu Limited Semiconductor memory and method of operating the same
CN1825474A (zh) * 2004-11-19 2006-08-30 因芬尼昂技术股份公司 具有快速列存取的随机存取存储器
US20080056033A1 (en) * 2006-09-05 2008-03-06 Samsung Electronics, Co., Ltd. Semiconductor memory device
US20080282042A1 (en) * 2007-05-11 2008-11-13 Kwon Jin-Hyoung Multi-path accessible semiconductor memory device with prevention of pre-charge skip
US20090316508A1 (en) * 2008-06-23 2009-12-24 Elpida Memory Inc. PRECISE tRCD MEASUREMENT IN A SEMICONDUCTOR MEMORY DEVICE
CN104240745A (zh) * 2013-06-17 2014-12-24 爱思开海力士有限公司 半导体存储装置和包括其的存储***
US20140379976A1 (en) * 2013-06-25 2014-12-25 Mstar Semiconductor, Inc. Memory controller and associated signal generating method
US20150063015A1 (en) * 2013-08-27 2015-03-05 Naoki Shimizu Semiconductor memory device
US20150098284A1 (en) * 2013-10-07 2015-04-09 SK Hynix Inc. Semiconductor memory device and memory system including the same
CN105518784A (zh) * 2013-10-08 2016-04-20 超威半导体公司 具有用于高可靠性操作的存储控制器的数据处理器和方法
US20160148654A1 (en) * 2014-11-24 2016-05-26 Young-Soo Sohn Memory device having page state informing function
US20170140810A1 (en) * 2015-11-17 2017-05-18 Samsung Electronics Co., Ltd. Memory device and memory system including the same for controlling collision between access operation and refresh operation
CN107017012A (zh) * 2015-11-19 2017-08-04 钰创科技股份有限公司 能够快速写入/读取数据的存储电路
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器***

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