CN112988271A - 一种被动SelectMAP模式下动态配置FPGA的***及其方法 - Google Patents

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Abstract

本发明公开了一种被动SelectMAP模式下动态配置FPGA的***及其方法，包括上位机、DSP处理单元、FLASH芯片和FPGA芯片，所述上位机通过网口与所述DSP处理单元电气连接，所述DSP处理单元通过串行总线与所述FLASH芯片电气连接，所述DSP处理单元通过并行总线与所述FPGA芯片电气连接。本发明通过设置上位机、DSP处理单元和FLASH芯片相配合，实现了多种工况下快速的完成对FPGA芯片的动态配置。同时，通过利用DSP处理单元管脚的多功能特性，通过所述DSP处理单元对UPP接口进行管脚复用，实现了同一接口在不同阶段实现多种功能，缩小了***的PCB布线占用空间并降低了DSP处理单元的资源开销，解决了传统的动态配置FPGA的***存在的更新流程繁琐、占用***资源较高的问题。

Description

一种被动SelectMAP模式下动态配置FPGA的***及其方法
技术领域
本发明涉及通信技术领域，具体涉及一种被动SelectMAP模式下动态配置FPGA的***及其方法。
背景技术
现场可编程逻辑门阵列(FPGA)芯片目前在通信设备中大量应用，用户可编写程序对其内部的逻辑模块和I/O模块重新配置，以快速灵活实现逻辑功能。通常情况下，FPGA根据采用工艺的不同分为一次性编程OTP型和多次编程型。前者采用不可重复烧写技术，如反熔丝技术，将配置数据一次性加载到FPGA 内部的配置存储器中。该类型FPGA可以通过设置保密位提高器件的安全性，但是在调试过程中缺乏灵活性，并且需要专门的软硬件下载环境。后者采用动态重构技术，主要有主动配置和被动配置两种方法，与反熔丝技术相比，这两种方法更为灵活，在工程中应用较为广泛。
传统的FPGA动态重构技术主要分为主动配置和被动配置两类。主动配置方法采用FPGA外挂FLASH存储芯片的方式，上电后主动从FLASH芯片读取配置信息并加载，存在往FLASH芯片烧写程序缓慢、更新程序工序繁琐、FLASH读写寿命有限等弊端。被动配置方法采用FPGA外挂CPU/DSP的方式，上电后CPU/DSP主动向FPGA加载配置文件，程序加载完毕后FPGA开始正常工作，该方法的优点是程序加载速度快，但存在占用更新程序流程繁琐且占用CPU/DSP管脚数量较多的问题。
综上所述，传统的动态配置FPGA的***存在更新流程繁琐、占用***资源较高的问题。
发明内容
有鉴于此，本发明提供一种被动SelectMAP模式下动态配置FPGA的***及其方法，通过改进***构成及更新方法，解决了传统的动态配置FPGA的***存在的更新流程繁琐、占用***资源较高的问题。
为解决以上问题，本发明的技术方案为采用一种被动SelectMAP模式下动态配置FPGA的***，其特征在于，包括上位机、DSP处理单元、FLASH芯片和FPGA芯片，所述上位机通过网口与所述DSP处理单元电气连接，所述DSP处理单元通过串行总线与所述FLASH芯片电气连接，所述DSP处理单元通过并行总线与所述FPGA芯片电气连接。
可选地，所述DSP处理单元的UPP接口通过并行总线与所述FPGA芯片电气连接，其中，在***上电的初始时刻，所述DSP将所述UPP接口的引脚配置为GPIO功能，用于实现在被动SelectMAP模式下对所述FPGA芯片进行动态配置；在所述FPGA芯片配置完成后，所述DSP处理单元将所述UPP接口的引脚配置为UPP总线功能，用于实现所述DSP处理单元与所述FPGA芯片之间的高速数据传输。
可选地，所述上位机的控制模块生成的配置文件通过所述网口传输至所述DSP处理单元；所述DSP处理单元基于CRC校验算法对所述配置文件进行CRC校验；在所述CRC校验通过的情况下，所述DSP处理单元将所述配置文件传输至所述FLASH芯片存储的同时，所述DSP处理单元基于所述配置文件对所述FPGA芯片进行动态配置。
可选地，在所述***断电重启后，若所述上位机断开与所述DSP处理单元的电气连接或所述上位机未传输更新后的所述配置文件至所述DSP处理单元，所述DSP处理单元通过调用存储于所述FLASH芯片的所述配置文件对所述FPGA芯片进行动态配置。
可选地，所述上位机的控制模块生成配置文件的方法包括：配置所述FPGA芯片的参数，基于所述参数调用对应的所述配置文件。
相应地，本发明提供，一种被动SelectMAP模式下动态配置FPGA的方法，包括：S1：上位机将配置文件通过网口传输至DSP处理单元；S2：所述DSP处理单元将所述配置文件传输至FLASH芯片存储；S3：所述DSP处理单元基于所述配置文件对FPGA芯片进行动态配置；S4：在所述FPGA芯片配置完成后，所述DSP处理单元将UPP接口的引脚配置为UPP总线功能，从而实现所述DSP处理单元与所述FPGA芯片之间的高速数据传输。
可选地，所述S1还包括：在所述DSP处理单元完成接收所述配置文件的情况下，所述DSP处理单元基于CRC校验算法对所述配置文件进行CRC校验。
可选地，所述动态配置FPGA的方法还包括：在***断电重启后，若所述上位机断开与所述DSP处理单元的电气连接或所述上位机未传输更新后的所述配置文件至所述DSP处理单元，所述DSP处理单元通过调用存储于所述FLASH芯片的所述配置文件对所述FPGA芯片进行动态配置。
可选地，所述S1还包括：基于控制模块配置所述FPGA芯片的参数；基于所述参数调用对应的所述配置文件。
本发明的首要改进之处为提供的被动SelectMAP模式下动态配置FPGA的***，通过设置上位机、DSP处理单元和FLASH芯片相配合，实现了无论是***初始上电还是***断电重启后，均能够快速的完成对FPGA芯片的动态配置。同时，通过利用DSP处理单元管脚的多功能特性，通过所述DSP处理单元对UPP接口进行管脚复用，实现了同一接口在不同阶段实现多种功能，缩小了***的PCB布线占用空间并降低了DSP处理单元的资源开销，解决了传统的动态配置FPGA的***存在的更新流程繁琐、占用***资源较高的问题。
附图说明
图1是本发明的被动SelectMAP模式下动态配置FPGA的***的简化模块连接图；
图2是本发明的FPGA芯片进行动态配置的时序图；
图3是本发明的被动SelectMAP模式下动态配置FPGA的***的简化流程图。
具体实施方式
为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步的详细说明。
如图1所示，一种被动SelectMAP模式下动态配置FPGA的***，其特征在于，包括上位机1、DSP处理单元2、FLASH芯片3和FPGA芯片4，所述上位机1通过网口与所述DSP处理单元2电气连接，所述DSP处理单元2通过串行总线与所述FLASH芯片3电气连接，所述DSP处理单元2通过并行总线与所述FPGA芯片4电气连接。其中，所述上位机1可以是PC/hostcomputer/master computer/upper computer等能够直接发出操控命令的计算机。
进一步的，所述上位机1的控制模块生成的配置文件通过所述网口传输至所述DSP处理单元2；所述DSP处理单元2基于CRC校验算法对所述配置文件进行CRC校验；在所述CRC校验通过的情况下，所述DSP处理单元2将所述配置文件传输至所述FLASH芯片3存储的同时，所述DSP处理单元2基于所述配置文件对所述FPGA芯片4进行动态配置。其中，如图2所示，动态配置方法可以是：DSP处理单元2通过GPIO线将PROGRAM_B信号拉低再释放，FPGA芯片4清除当前配置内容，DSP处理单元2等待INIT_B信号拉高后将CSI_B信号拉低，开始对FPGA芯片4进行程序配置，其中，若未检测到INIT_B拉低，延迟一段时间后重新将PROGRAM_B信号拉低并释放。FPGA芯片4在CCLK信号的上升沿对总线数据进行采样并自动识别总线位宽，然后将采集到的配置内容进行内部处理，等到程序完全配置完毕后DONE信号拉高，通知DSP处理单元2配置过程结束，最后DSP处理单元2将CSI_B信号拉高，至此完成整个程序的动态配置。其中，由于加载程序时，本***只对FPGA芯片4进行写操作，不进行读操作，因此RDWR_B信号接地。
更进一步的，所述上位机1的控制模块生成配置文件的方法包括：配置所述FPGA芯片4的参数，基于所述参数调用对应的所述配置文件。其中，用户配置DSP处理单元1的IP地址和FPGA芯片4的端口号后，所述控制模块获取所述FPGA4芯片4的当前程序版本及相应的版本编号等信息以供用户查询，并调用与所述参数对应的所述配置文件及相应的文件路径和文件日期等信息，实现了新旧版本比对，避免配置文件下发错误。进一步的，所述上位机1的控制模块可以作为软件模块存储于随机存储器RAM、内存、只读存储器ROM、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
更进一步的，所述DSP处理单元2的UPP接口通过并行总线与所述FPGA芯片4电气连接，其中，在***上电的初始时刻，所述DSP处理单元将所述UPP接口的引脚配置为GPIO功能，用于实现在被动SelectMAP模式下对所述FPGA芯片4进行动态配置；在所述FPGA芯片4配置完成后，所述DSP处理单元2将所述UPP接口的引脚配置为UPP总线功能，用于实现所述DSP处理单元2与所述FPGA芯片4之间的高速数据传输。本发明通过利用DSP处理单元2管脚的多功能特性，通过所述DSP处理单元对UPP接口进行管脚复用，实现了同一接口在不同阶段实现多种功能，至少节省了10根GPIO管脚，缩小了***的PCB布线占用空间并降低了DSP处理单元的资源开销。
更进一步的，在所述***断电重启后，若所述上位机1断开与所述DSP处理单元2的电气连接或所述上位机1未传输更新后的所述配置文件至所述DSP处理单元2，所述DSP处理单元2通过调用存储于所述FLASH芯片3的所述配置文件对所述FPGA芯片4进行动态配置。本发明通过设置FLASH芯片3存储所述配置文件，实现了在***断电重新后，用户能够通过DSP处理单元2灵活、快速的对所述FPGA芯片4进行动态配置。
本发明通过设置上位机、DSP处理单元和FLASH芯片相配合，实现了无论是***初始上电还是***断电重启后，均能够快速的完成对FPGA芯片的动态配置。同时，通过利用DSP处理单元管脚的多功能特性，通过所述DSP处理单元对UPP接口进行管脚复用，实现了同一接口在不同阶段实现多种功能，缩小了***的PCB布线占用空间并降低了DSP处理单元的资源开销，解决了传统的动态配置FPGA的***存在的更新流程繁琐、占用***资源较高的问题。
相应的，如图3所示，本发明提供，一种被动SelectMAP模式下动态配置FPGA的方法，包括：S1：上位机1将配置文件通过网口传输至DSP处理单元2；S2：所述DSP处理单元2将所述配置文件传输至FLASH芯片3存储；S3：所述DSP处理单元2基于所述配置文件对FPGA芯片4进行动态配置；S4：在所述FPGA芯片4配置完成后，所述DSP处理单元2将UPP接口的引脚配置为UPP总线功能，从而实现所述DSP处理单元2与所述FPGA芯片4之间的高速数据传输。其中，所述S1还包括：在所述DSP处理单元2完成接收所述配置文件的情况下，所述DSP处理单元2基于CRC校验算法对所述配置文件进行CRC校验。
进一步的，所述S1还包括：基于控制模块配置所述FPGA芯片4的参数；基于所述参数调用对应的所述配置文件。其中，参数包括DSP处理单元1的IP地址和FPGA芯片4的端口号等。
更进一步的，所述动态配置FPGA的方法还包括：在***断电重启后，若所述上位机1断开与所述DSP处理单元2的电气连接或所述上位机1未传输更新后的所述配置文件至所述DSP处理单元2，所述DSP处理单元2通过调用存储于所述FLASH芯片3的所述配置文件对所述FPGA芯片4进行动态配置。
以上对本发明实施例所提供的被动SelectMAP模式下动态配置FPGA的***及其方法进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

Claims (9)

1.一种被动SelectMAP模式下动态配置FPGA的***，其特征在于，包括上位机(1)、DSP处理单元(2)、FLASH芯片(3)和FPGA芯片(4)，
所述上位机(1)通过网口与所述DSP处理单元(2)电气连接，所述DSP处理单元(2)通过串行总线与所述FLASH芯片(3)电气连接，所述DSP处理单元(2)通过并行总线与所述FPGA芯片(4)电气连接。
2.根据权利要求1所述的动态配置FPGA的***，其特征在于，所述DSP处理单元(2)的UPP接口通过并行总线与所述FPGA芯片(4)电气连接，其中，
在***上电的初始时刻，所述DSP处理单元(2)将所述UPP接口的引脚配置为GPIO功能，用于实现在被动SelectMAP模式下对所述FPGA芯片(4)进行动态配置；
在所述FPGA芯片(4)配置完成后，所述DSP处理单元(2)将所述UPP接口的引脚配置为UPP总线功能，用于实现所述DSP处理单元(2)与所述FPGA芯片(4)之间的高速数据传输。
3.根据权利要求2所述的动态配置FPGA的***，其特征在于，所述上位机(1)的控制模块生成的配置文件通过所述网口传输至所述DSP处理单元(2)；
所述DSP处理单元(2)基于CRC校验算法对所述配置文件进行CRC校验；
在所述CRC校验通过的情况下，所述DSP处理单元(2)将所述配置文件传输至所述FLASH芯片(3)存储的同时，所述DSP处理单元(2)基于所述配置文件对所述FPGA芯片(4)进行动态配置。
4.根据权利要求3所述的动态配置FPGA的***，其特征在于，在所述***断电重启后，若所述上位机(1)断开与所述DSP处理单元(2)的电气连接或所述上位机(1)未传输更新后的所述配置文件至所述DSP处理单元(2)，所述DSP处理单元(2)通过调用存储于所述FLASH芯片(3)的所述配置文件对所述FPGA芯片(4)进行动态配置。
5.根据权利要求4所述的动态配置FPGA的***，其特征在于，所述上位机(1)的控制模块生成配置文件的方法包括：配置所述FPGA芯片(4)的参数，基于所述参数调用对应的所述配置文件。
6.一种被动SelectMAP模式下动态配置FPGA的方法，其特征在于，包括：
S1：上位机(1)将配置文件通过网口传输至DSP处理单元(2)；
S2：所述DSP处理单元(2)将所述配置文件传输至FLASH芯片(3)存储；
S3：所述DSP处理单元(2)基于所述配置文件对FPGA芯片(4)进行动态配置；
S4：在所述FPGA芯片(4)配置完成后，所述DSP处理单元(2)将UPP接口的引脚配置为UPP总线功能，从而实现所述DSP处理单元(2)与所述FPGA芯片(4)之间的高速数据传输。
7.根据权利要求6所述的动态配置FPGA的方法，其特征在于，所述S1还包括：在所述DSP处理单元(2)完成接收所述配置文件的情况下，所述DSP处理单元(2)基于CRC校验算法对所述配置文件进行CRC校验。
8.根据权利要求7所述的动态配置FPGA的方法，其特征在于，所述动态配置FPGA的方法还包括：在***断电重启后，若所述上位机(1)断开与所述DSP处理单元(2)的电气连接或所述上位机(1)未传输更新后的所述配置文件至所述DSP处理单元(2)，所述DSP处理单元(2)通过调用存储于所述FLASH芯片(3)的所述配置文件对所述FPGA芯片(4)进行动态配置。
9.根据权利要求8所述的动态配置FPGA的方法，其特征在于，所述S1还包括：
基于控制模块配置所述FPGA芯片(4)的参数；
基于所述参数调用对应的所述配置文件。
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