CN112965689B - 一种基于源同步的分布式异步fifo数据交互方法及fifo结构 - Google Patents

一种基于源同步的分布式异步fifo数据交互方法及fifo结构 Download PDF

Info

Publication number
CN112965689B
CN112965689B CN202110217695.9A CN202110217695A CN112965689B CN 112965689 B CN112965689 B CN 112965689B CN 202110217695 A CN202110217695 A CN 202110217695A CN 112965689 B CN112965689 B CN 112965689B
Authority
CN
China
Prior art keywords
write
read
clock
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110217695.9A
Other languages
English (en)
Other versions
CN112965689A (zh
Inventor
于飞
尹莉
巨新刚
贾一鸣
刘彩苗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Microelectronics Technology Institute
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202110217695.9A priority Critical patent/CN112965689B/zh
Publication of CN112965689A publication Critical patent/CN112965689A/zh
Application granted granted Critical
Publication of CN112965689B publication Critical patent/CN112965689B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构，包括以下步骤：发送端产生写操作并维护写指针，将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；发送端根据源同步输入的读时钟、读使能信号维护读指针，并将读指针同步到写时钟域下，维护满/非满信号；接收端产生读操作并维护读指针，将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写指针及写时钟域，并将写指针同步到读时钟域下，维护空/非空信号。本发明有效减少数据发送端和接收端之间数据互联线的数量，降低了物理实现难度，兼顾流量控制的高效数据传输，在有限资源开销的基础上提高能效比。

Description

一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构
技术领域
本发明属于异步FIFO技术领域，具体属于一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构。
背景技术
GALS(Global Asynchronous Local Synchronous全局异步局部同步)通信机制，被认为是纳米技术阶段解决高集成电路设计所面临问题的一种有效途径，有利于实现芯片面积和功耗的降低以及***性能的提升。基于GALS架构的网络互联的关键技术之一就是如何高效的实现异步互联，这种异步互联不仅需要在逻辑功能层面保证高效、正确的传输，同时还需要兼顾版图设计的可实现性与复杂度。常见的可靠异步传输方式包括双轨四向握手方式以及异步FIFO的方式。双轨四向握手方式是一种逻辑简单、易于实现的异步设计方式，它通过在数据传输总线的基础上分别扩展一位请求信号和响应信号即可实现可靠正确传输，但是数据传输率低，每一次有效的数据传输都需要跨时钟域进行四次握手，因此通常被应用于点对点的控制命令异步设计中，不适用于大数据量高效传输。异步FIFO作为一种高效的异步设计方式被广泛应用于跨时钟设计逻辑中，其采用格雷码的方式进行读写指针的跨时钟传递，避免了多位同时翻转导致的误采样，在保证缓存深度的情况下，理论上可以实现不间断流水的跨时钟域数据传输。传统的异步FIFO结构，其缓存空间位于写时钟域，FIFO的空满信号判断通过格雷码传递的读写指针分别在读写时钟域下独立产生，这种集中式结构无法直接应用于层次化异步互联结构中某一节点的发送或接收端口中，因为其内部仍存在两个不同的时钟域，将该FIFO置于相邻两个节点的任何一端(写或读时钟域)，都会导致另一端(读或写时钟域)的时钟/控制/数据信号经过顶层走线进行互连，这也违背了GALS策略的设计原则；
易于设计的一种分布式异步FIFO可以根据时钟域拆分出FIFO写与FIFO读两个独立模块，模块之间的传输信号包括全部存储体(由寄存器组实现)及格雷码的读写指针。这种结构虽然能够实现相邻节点之间的异步传输，但当FIFO深度及位宽较大时，两个模块之间的存储体(寄存器组实现)交互信号就会非常多，导致资源占用较高，这对后端物理实现仍然会带来很大的挑战。
发明内容
为了解决现有技术中存在的问题，本发明提供一种基于源同步的分布式异步FIFO数据交互方法及FIFO结构，解决目前传统异步FIFO中的资源占用较高，后端物理实现困难的问题。
为实现上述目的，本发明提供如下技术方案：一种基于源同步的分布式异步FIFO数据交互方法，包括以下步骤：
发送端产生写操作并维护写指针，将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；同时，发送端根据源同步输入的读时钟、读使能信号维护读指针，并将读指针同步到写时钟域下，维护满/非满信号；
接收端产生读操作并维护读指针，将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写指针及写时钟域，并将写指针同步到读时钟域下，维护空/非空信号。
进一步的，写时钟采用反钟门控输出，写使能和写数据采用正沿寄存器输出。
进一步的，读时钟的上升沿进行寄存器输入发送端，读时钟的下降沿维护格雷码读指针；
写时钟域下进行读指针的先负沿后正沿两级同步。
进一步的，读时钟采用反钟门控输出，读使能采用正沿寄存器输出。
进一步的，写时钟的上升沿进行寄存器输入到接收端，写时钟的下降沿维护格雷码写指针及写时钟域，
读时钟域对写指针进行先负沿后正沿两级同步。
本发明还提供一种实现上述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO结构，包括发送端例化的写模块和接收端例化的读模块，
所述写模块的对内接口信号包括输入接口写时钟、写数据、写使能和输出接口满标志，写模块的对外交互接口信号包括和源同步输出的写输出时钟、写输出数据、写输出使能和源同步输入的读输入时钟和读输入使能；
读模块的对内接口信号包括输入接口读时钟、读数据、读使能和输出接口空标志，读模块的对外交互接口信号包括源同步输入的写输入时钟、写输入数据和写输入使能和源同步输出的读输出时钟、读输出使能。
进一步的，写输出时钟为输入接口写时钟的反钟门控输出，门控信号为写输出使能、写使能和写数据分别基于写时钟域的寄存器输出为写输出使能和写输出数据。
进一步的，读输出时钟为输入接口读时钟的反钟门控输出，门控信号为读输出使能，读输出使能为读使能基于读时钟域的寄存器输出。
进一步的，读模块和写模块之间，写输出时钟和写输入时钟连接，写输出数据和写输入数据连接，写输出使能和写输入使能连接；
读输出时钟和读输入时钟连接，读输出使能和读输入使能连接。
进一步的，读模块和写模块之间不存在双向交互的源同步信号。
与现有技术相比，本发明至少具有以下有益效果：
本发明提供一种基于源同步的分布式异步FIFO数据交互方法，充分考虑了异步FIFO的传输效率受读写指针同步速度与缓存深度的影响，在遵循GALS策略的基础上，通过发送端和接收端的独立拆分，同时利用源同步机制保证互联网络中相邻节点间信号的异步握手，根据读写指针产生满信号和空信号，本发明的数据交互方法有效减少数据发送端和接收端之间数据互联线的数量，降低了物理实现难度，能够实现兼顾流量控制的高效数据传输，在有限资源开销的基础上提高能效比，弥补传统异步FIFO中资源占用高、后端物理实现困难的不足。
进一步的，本发明中发送端，在源同步输出逻辑中，对写使能、写数据采用正沿寄存器输出，而对写时钟采用反钟门控输出，为接收端的源同步输入采样预留各半个周期的setup/hold余量，同时减少无数据传输时的时钟和寄存器翻转，降低动态功耗；在源同步输入逻辑中，基于源同步的输入读时钟上升沿进行寄存器输入，下降沿维护格雷码读指针；同时基于写时钟域进行读指针的先负沿后正沿两级同步，消除亚稳态并加速同步周期。数据接收端，在源同步输出逻辑中，对读使能采用正沿寄存器输出，而对读时钟采用反钟门控输出，为发送端的源同步输入采样预留各半个周期的setup/hold余量，同时减少无数据传输时的时钟和寄存器翻转，降低动态功耗；在源同步输入逻辑中，基于源同步的输入写时钟上升沿进行寄存器输入，下降沿维护格雷码写指针及数据的缓存写入；同时基于读时钟域进行写指针的先负沿后正沿两级同步，消除亚稳态并加速同步周期，因此本发明采用源同步的传输机制实现分布式异步FIFO的数据交互，比较容易地在有限资源开销的基础上达到进一步提高异步FIFO传输效率的目的，同时也更易于物理实现和应用扩展。
本发明还提供一种基于源同步的分布式异步FIFO数据交互方法的FIFO结构，通过将异步FIFO中的读、写模块独立拆分，发送模块与接收模块分别维护各自的写指针和读指针，同时利用源同步机制保证互联网络中相邻节点间信号的异步握手，提供一种兼顾高效传输与流量控制的分布式架构，所述的基于源同步的分布式异步FIFO的缓存空间采用寄存器方式搭建，缓存空间深度支持参数化配置，主要面向深度小、读延迟低的情况。本发明能够在遵循GALS策略的基础上，有效减少数据发送端与接收端之间数据互联线的数量，降低物理实现难度。在异构多核/众核处理器***中采用该结构作为层次化互联结构的核心组成部分，能够实现兼顾流量控制的高效数据传输，在有限资源开销的基础上提高能效比，弥补传统异步FIFO中资源占用高、后端物理实现困难的不足。
附图说明
图1为本发明的分布式异步FIFO结构；
图2为本发明的分布式异步FIFO接口时序。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步的说明。
本发明提供一种基于源同步的分布式异步FIFO数据交互方法，在采用GALS策略的片上互联节点中，数据发送端例化异步FIFO写模块，接收端例化异步FIFO读模块，读写模块之间互为异步逻辑。异步FIFO在写时钟域下产生写指针，同时根据写指针将写数据放入缓存(寄存器方式实现)；异步FIFO在读时钟域下产生读指针，同时根据读指针选择缓存数据输出到读数据总线上；读写指针均采用格雷码的方式进行编码，具体的，
1)发送端根据非满信号与写请求产生写操作、维护写指针，同时将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；同时，发送端根据源同步输入的读时钟、读使能信号维护读时钟域下的读指针，并将读指针同步到写时钟域下，维护满/非满信号。
2)接收端根据非空信号产生读操作、维护读指针，同时将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写时钟域下的写指针及缓存，并将写指针同步到读时钟域下，维护空/非空信号。
除此之外，为了在有限资源开销的基础上进一步提高异步FIFO的传输效率及能效比，本发明还对发送端和接收端的时钟进行了优化处理：
3)发送端，在源同步输出逻辑中，对写使能、写数据采用正沿寄存器输出，而对写时钟采用反钟门控输出，为接收端的源同步输入采样预留各半个周期的setup/hold余量，同时减少无数据传输时的时钟和寄存器翻转，降低动态功耗；在源同步输入逻辑中，基于源同步的输入读时钟上升沿进行寄存器输入，下降沿维护格雷码读指针；同时基于写时钟域进行读指针的先负沿后正沿两级同步，消除亚稳态并加速同步周期。
4)数据接收端，在源同步输出逻辑中，对读使能采用正沿寄存器输出，而对读时钟采用反钟门控输出，为发送端的源同步输入采样预留各半个周期的setup/hold余量，同时减少无数据传输时的时钟和寄存器翻转，降低动态功耗；在源同步输入逻辑中，基于源同步的输入写时钟上升沿进行寄存器输入，下降沿维护格雷码写指针及数据的缓存写入；同时基于读时钟域进行写指针的先负沿后正沿两级同步，消除亚稳态并加速同步周期。
异步FIFO的传输效率受读写指针同步速度与缓存深度的影响，本发明设计的分布式异步FIFO，其深度采用参数化配置的方式。在结构优化的基础上考虑源同步的寄存器输出与输入及物理版图上的路径延迟，理论上将深度设置为8即可满足无堵塞情况下发送端与接收端的不间断流水操作，达到传输效率与资源占用的有效均衡。
在本发明的另一实施例中，为了适用于基于网络的GALS策略互联架构设计，实现相邻互联节点间的高效数据传输，设计一个实现上述分布式异步FIFO数据交互方法的基于源同步的分布式异步FIFO结构，发送端逻辑例化于写模块，接收端逻辑例化于读模块，
如图1所示，所述的分布式异步FIFO由写模块和读模块这两个独立的模块共同构成，其中：写模块对内的接口信号包含输入接口写时钟WClk、写数据WData、写使能Wen以及输出接口满标志Full，对外交互的接口信号包含源同步输出的写输出时钟oClk、写输出数据oWData、写输出使能oWen与源同步输入的读输入时钟iClk、读输入使能iRen。
读模块对内的接口信号包含输入接口读时钟RClk、读数据RData、读使能Ren及输出接口空标志Empty，对外交互的接口信号包含源同步输出的读输出时钟oClk、读输出使能oRen与源同步输入的写输入时钟iClk、写输入使能iWen、写输入数据iWData。
对写模块而言，写输出时钟oClk是本地写时钟WClk的反钟门控输出，门控信号为写输出使能oWen；写输出使能oWen、写输出数据oWData则分别是写使能Wen与写数据WData这两个信号基于写时钟域的寄存器输出。
同样地，对读模块而言，读输出时钟oClk是本地读时钟RClk的反钟门控输出，门控信号为读输出使能oRen；读输出使能oRen则是读使能Ren基于读时钟域的寄存器输出。
读写模块之间，写输出时钟oClk与写输入时钟iClk相连、写输出数据oWData与写输入数据iWData相连、写输出使能oWen与写输入使能iWen相连、读输出时钟oClk与读输入时钟iClk相连、读输出使能oRen与读输入使能iRen相连，模块之间不存在需要双向交互的源同步信号。
数据传输时，发送端由于源同步输出时钟采用的是本地写时钟的反钟输出，因此，信号到达接收端后，接收端基于源同步的写输入时钟上升沿进行寄存器输入，且为版图实现预留了各半个周期的setup/hold余量，下降沿维护写指针格雷码及缓存写入；
同样地，接收端由于源同步输出时钟采用的是本地读时钟的反钟输出，因此，信号到达发送端后，发送端基于源同步的读输入时钟上升沿进行寄存器输入，且为版图实现预留了各半个周期的setup/hold余量，下降沿维护读指针格雷码。同时，发送端基于写时钟域对读指针进行正负沿两级同步，接收端基于读时钟域对写指针进行正负沿两级同步，消除亚稳态的同时进一步加速跨时钟域同步周期。
除此之外，异步FIFO的缓存空间(寄存器搭建)位于接收模块中，缓存空间深度支持参数化配置。发送模块与接收模块分别维护各自的写指针和读指针，同时基于本地时钟域对读指针和写指针采用源同步的方式进行同步处理，根据读写指针产生满信号与空信号。
所述的基于源同步的分布式异步FIFO结构能够提高数据传输效率，降低功耗，同时达到易于版图实现的目的。
采用图1所示的基于源同步的分布式异步FIFO设计结构可以实现的数据传输流如图2所示。
下面结合图2，对本发明的具体实现方式做进一步的介绍。
本发明在应用于采用GALS策略的***互联结构中的相邻节点时，异步FIFO写模块逻辑例化于数据发送端，异步FIFO读模块逻辑例化于数据接收端，如图2所示。
假设节点A处于数据的发送端(图2左半侧部分)，节点B处于数据的接收端(图2右半侧部分)。
所述的节点A的内部信号WClk是本地时钟，在FIFO非满的情况下(Full＝0)，节点A基于写时钟WClk产生单周期的写使能Wen(高有效)及写数据WData。与此同时，基于写时钟WClk对写使能Wen、写数据WData进行寄存器输出得到节点A的外部信号写输出使能oWen与写输出数据oWData。写时钟WClk取反得到Inv_WClk，后者在门控信号oWen的作用下产生写输出时钟oClk。图中(左侧上半部分)按照自上到下的顺序，第3、5、7根信号线分别代表oClk、oWen及oWData，它们输出至节点B的外部信号写输入时钟iClk、写输入使能iWen及写输入数据iWData。
由图2可以看出，在该异步FIFO结构下，节点B基于源同步时钟iClk对输入的写数据进行采样，在iClk时钟上升沿到来之前，iWData数据已预留了半个时钟周期的setup余量；同样地，在iClk时钟上升沿到来之后，数据也预留了半个时钟周期的hold余量。节点B的接收端收到信号iWen与iWData后，基于源同步时钟iClk的上升沿进行寄存器输入，得到rWen与rWData两个信号；基于源同步时钟iClk的下降沿维护写指针格雷码及缓存写入，更新写指针rWp与RAM中的写数据。随后，接收端再基于本地的读时钟对写指针rWp进行正负沿两级同步消除亚稳态，用来作为空状态的判断。
所述的节点B的内部信号RClk是本地时钟，在对比同步后的写指针与本地读指针后判断FIFO为非空状态，节点B基于读时钟RClk产生单周期的读使能Ren(高有效)。与此同时，基于读时钟RClk对读使能Ren进行寄存器输出得到节点B的外部信号读输出使能oRen。读时钟RClk取反得到Inv_RClk，后者在门控信号oRen的作用下产生读输出时钟oClk。图中(右侧下半部分)按照自上到下的顺序，第3、5根信号线分别代表oClk、oRen，它们输出至节点A的外部信号读输入时钟iClk、读输入使能iRen。
节点A的发送端收到信号iRen后，基于源同步时钟iClk的上升沿进行寄存器输入，得到rRen信号；基于源同步时钟iClk的下降沿维护读指针格雷码，更新读指针rRp。随后，发送端再基于本地的写时钟对读指针rRp进行正负沿两级同步消除亚稳态，用来作为满状态的判断。
至此，一次完整的数据交互握手就得以实现。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求所述的保护范围为准。

Claims (6)

1.一种基于源同步的分布式异步FIFO数据交互方法，其特征在于，包括以下步骤：
发送端产生写操作并维护写指针，将写时钟、写使能及写数据信号通过源同步的方式输出到接收端；同时，发送端根据源同步输入的读时钟、读使能信号维护读指针，并将读指针同步到写时钟域下，维护满/非满信号；
接收端产生读操作并维护读指针，将读时钟、读使能信号通过源同步的方式输出到发送端；接收端根据源同步输入的写时钟、写使能及写数据信号维护写指针及写时钟域，并将写指针同步到读时钟域下，维护空/非空信号；
写时钟采用反钟门控输出，写使能和写数据采用正沿寄存器输出；
读时钟的上升沿进行寄存器输入发送端，读时钟的下降沿维护格雷码读指针；
写时钟域下进行读指针的先负沿后正沿两级同步；
读时钟采用反钟门控输出，读使能采用正沿寄存器输出；
写时钟的上升沿进行寄存器输入到接收端，写时钟的下降沿维护格雷码写指针及写时钟域，读时钟域对写指针进行先负沿后正沿两级同步。
2.一种实现权利要求1所述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO装置，其特征在于，包括发送端例化的写模块和接收端例化的读模块，
所述写模块的对内接口信号包括输入接口写时钟、写数据、写使能和输出接口满标志，写模块的对外交互接口信号包括和源同步输出的写输出时钟、写输出数据、写输出使能和源同步输入的读输入时钟和读输入使能；
读模块的对内接口信号包括输入接口读时钟、读数据、读使能和输出接口空标志，读模块的对外交互接口信号包括源同步输入的写输入时钟、写输入数据和写输入使能和源同步输出的读输出时钟、读输出使能。
3.根据权利要求2所述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO装置，其特征在于，写输出时钟为输入接口写时钟的反钟门控输出，门控信号为写输出使能、写使能和写数据分别基于写时钟域的寄存器输出为写输出使能和写输出数据。
4.根据权利要求2所述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO装置，其特征在于，读输出时钟为输入接口读时钟的反钟门控输出，门控信号为读输出使能，读输出使能为读使能基于读时钟域的寄存器输出。
5.根据权利要求2所述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO装置，其特征在于，读模块和写模块之间，写输出时钟和写输入时钟连接，写输出数据和写输入数据连接，写输出使能和写输入使能连接；
读输出时钟和读输入时钟连接，读输出使能和读输入使能连接。
6.根据权利要求2所述的一种基于源同步的分布式异步FIFO数据交互方法的FIFO装置，其特征在于，读模块和写模块之间不存在双向交互的源同步信号。
CN202110217695.9A 2021-02-26 2021-02-26 一种基于源同步的分布式异步fifo数据交互方法及fifo结构 Active CN112965689B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110217695.9A CN112965689B (zh) 2021-02-26 2021-02-26 一种基于源同步的分布式异步fifo数据交互方法及fifo结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110217695.9A CN112965689B (zh) 2021-02-26 2021-02-26 一种基于源同步的分布式异步fifo数据交互方法及fifo结构

Publications (2)

Publication Number Publication Date
CN112965689A CN112965689A (zh) 2021-06-15
CN112965689B true CN112965689B (zh) 2023-05-09

Family

ID=76275739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110217695.9A Active CN112965689B (zh) 2021-02-26 2021-02-26 一种基于源同步的分布式异步fifo数据交互方法及fifo结构

Country Status (1)

Country Link
CN (1) CN112965689B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113806268B (zh) * 2021-08-04 2024-03-19 方一信息科技（上海）有限公司 基于aurora接口的多通道数据同步接收方法及***
CN113867681B (zh) * 2021-09-30 2024-03-08 海光信息技术股份有限公司 数据处理方法及装置、数据处理设备和存储介质
CN115426066B (zh) * 2022-08-29 2024-03-29 苏州联芸科技有限公司 数据同步电路、多端口以太网收发器及数据同步方法
CN116431099B (zh) * 2023-06-13 2023-09-19 摩尔线程智能科技(北京)有限责任公司 数据的处理方法、多输入输出队列电路及存储介质
CN116521604B (zh) * 2023-07-05 2024-03-19 芯耀辉科技有限公司 一种同步数据的方法及相关装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0859311A1 (en) * 1997-02-18 1998-08-19 Lsi Logic Corporation First in, first out (FIFO) data buffering system
CN101493759A (zh) * 2008-01-22 2009-07-29 深圳安凯微电子技术有限公司 一种任意容量异步先入先出存储器的地址控制方法
CN103473192A (zh) * 2013-09-18 2013-12-25 浪潮电子信息产业股份有限公司 一种基于现场可编程门阵列和软核处理器内核的多通用异步收发器接口扩展***
CN104484011A (zh) * 2014-11-25 2015-04-01 上海高性能集成电路设计中心 一种分布控制双时钟异步发送、接收模块及fifo装置
CN105320490A (zh) * 2014-07-31 2016-02-10 德克萨斯仪器股份有限公司 用于异步fifo电路的方法和设备
CN105975246A (zh) * 2015-03-12 2016-09-28 阿尔特拉公司 无需同步器的自填充多时钟fifo
CN111971648A (zh) * 2018-04-13 2020-11-20 德吉润股份有限公司 异步多时钟域数据流接合及再同步***和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187741B2 (en) * 2001-10-31 2007-03-06 Nxp B.V. Clock domain crossing FIFO
CN111971652B (zh) * 2018-03-31 2024-06-04 美光科技公司 多线程自调度可重新配置计算架构的条件分支控制

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0859311A1 (en) * 1997-02-18 1998-08-19 Lsi Logic Corporation First in, first out (FIFO) data buffering system
CN101493759A (zh) * 2008-01-22 2009-07-29 深圳安凯微电子技术有限公司 一种任意容量异步先入先出存储器的地址控制方法
CN103473192A (zh) * 2013-09-18 2013-12-25 浪潮电子信息产业股份有限公司 一种基于现场可编程门阵列和软核处理器内核的多通用异步收发器接口扩展***
CN105320490A (zh) * 2014-07-31 2016-02-10 德克萨斯仪器股份有限公司 用于异步fifo电路的方法和设备
CN104484011A (zh) * 2014-11-25 2015-04-01 上海高性能集成电路设计中心 一种分布控制双时钟异步发送、接收模块及fifo装置
CN105975246A (zh) * 2015-03-12 2016-09-28 阿尔特拉公司 无需同步器的自填充多时钟fifo
CN111971648A (zh) * 2018-04-13 2020-11-20 德吉润股份有限公司 异步多时钟域数据流接合及再同步***和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
The Mesochronous Dual-Clock FIFO Buffer;Dimitrios Konstantinou等;《IEEE》;302-306 *
一种分布控制双时钟FIFO的设计与实现;杨剑新 等;《计算机工程与科学》;1-8 *

Also Published As

Publication number Publication date
CN112965689A (zh) 2021-06-15

Similar Documents

Publication Publication Date Title
CN112965689B (zh) 一种基于源同步的分布式异步fifo数据交互方法及fifo结构
CN102981776B (zh) 双倍数据率虚拟静态随机存取存储器及其控制器、存取与操作方法、写入与读取方法
Beigné et al. Design of on-chip and off-chip interfaces for a GALS NoC architecture
US8205111B2 (en) Communicating via an in-die interconnect
CN101329589B (zh) 一种低功耗读写寄存器的控制***及方法
CN105335326A (zh) 一种基于fpga的pcie转sata接口阵列的装置
CN102279753B (zh) 可重构***配置管理的方法及用于可重构***的配置管理单元
KR100846386B1 (ko) 멀티포트 메모리 장치
CN104484011A (zh) 一种分布控制双时钟异步发送、接收模块及fifo装置
CN104915303A (zh) 基于PXIe总线的高速数字I/O***
CN105355229A (zh) 异步电路***对同步随机存储器的写入电路和读取电路
CN115080494B (zh) Spi从机电路、spi通信方法、接口和芯片
CN102508803A (zh) 一种矩阵转置存储控制器
CN108683536A (zh) 异步片上网络的可配置双模式融合通信机制及其接口
CN109800192A (zh) 电子设备、fpga芯片及其接口电路
CN102929329B (zh) 片上***间互连网络的动态重构方法
CN112948322B (zh) 一种基于弹性缓存的虚通道及实现方法
CN111666248A (zh) 基于fpga的rs422串口通讯控制***及方法
CN104598404B (zh) 计算设备扩展方法和装置、以及可扩展的计算***
CN102789424B (zh) 基于fpga的外扩ddr2的读写方法及基于fpga的外扩ddr2颗粒存储器
CN114153775A (zh) 一种基于AXI总线的FlexRay控制器
CN105677609A (zh) 一种SoC***的总线结构
CN102819418A (zh) 超细粒度门控时钟的fifo数据存储方法及装置
CN110008162A (zh) 一种缓冲接口电路及基于该电路传输数据的方法和应用
CN202183093U (zh) 用于可重构***的配置管理单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant