CN112953680B

CN112953680B - 编码方法、解码方法、编码装置及解码装置

Info

Publication number: CN112953680B
Application number: CN202110185117.1A
Authority: CN
Inventors: 刘金风
Original assignee: TCL Huaxing Photoelectric Technology Co Ltd
Current assignee: TCL Huaxing Photoelectric Technology Co Ltd
Priority date: 2021-02-10
Filing date: 2021-02-10
Publication date: 2022-12-23
Anticipated expiration: 2041-02-10
Also published as: WO2022170691A1; US11848771B2; US20230155718A1; CN112953680A

Abstract

本申请提供了一种编码方法、解码方法、编码装置及解码装置。所述编码方法包括：获取原始编码数据的第一比特流，所述第一比特流包括取值相同的连续多位比特位；判断所述连续多位比特位的位数是否超过预设位数；若超过，则在所述连续多位比特位中选取至少一个目标位；将所述至少一个目标位进行取反逻辑运算，获得至少一个标志位；将所述至少一个标志位***至所述连续多位比特位中，获得编码比特流。整个编码方法逻辑简单，提高了编码效率，降低了设计的复杂性，提高了编码的可靠性。

Description

编码方法、解码方法、编码装置及解码装置

技术领域

本申请涉及数据传输领域，具体涉及一种编码方法、解码方法、编码装置及解码装置。

背景技术

数字信号编码技术旨在使二进制0/1数字数据变换成具有一定极性、幅度、比特速率，跳变规则的方波波形。信号在串行传输的过程中，传输的数据可以被编码成包含有时钟频率分量的码流，使得接收端可以从码流中提取时钟同步信息，时钟同步信息可以保证接收端按照正确的时序从接收到的信号中再生出原始数据，然而信号在传输过程中连续的0或者连续的1的个数过多时，接收端始终数据恢复时很容易会发生相位移位或者频率偏差，这种错误被称为误码。

因此，通过对传输的数据进行编码避免信号在传输过程中连续的0或连续的1的个数过多。然而，为了信号传输的可靠性和安全性，现有的编码方法普遍较为复杂，导致其数据编码的速度过慢，从而影响信号传输品质。再者，现有的编码方法由于大多都较为复杂，其实施的硬件成本亦无法降低。

因此，有必要提供一种编码方法、解码方法、编码装置及解码装置，以解决上述问题。

发明内容

本申请提出一种编码方法、解码方法、编码装置及解码装置旨在解决现有技术中存在的由于编码方法繁琐、编码速度过慢、编码实施过程中硬件成本较高等技术问题。

第一方面，本申请提供了一种编码方法，所述方法包括：

获取原始编码数据的第一比特流，所述第一比特流包括取值相同的连续多位比特位；

判断所述连续多位比特位的位数是否超过预设位数；

若超过，则在所述连续多位比特位中选取至少一个目标位；

将所述至少一个目标位进行取反逻辑运算，获得至少一个标志位；

将所述至少一个标志位***至所述连续多位比特位中，获得编码比特流。

在本申请一些可能的实现方式中，所述在所述连续多位比特位中选取至少一个目标位包括：

获取所述连续多位比特位的位数与所述预设位数的比值，并将所述比值向上取整，获得第一整数值；

在所述连续多位比特位中选取与所述第一整数值相同的多个目标位；

所述将所述至少一个目标位进行取反逻辑运算，获得至少一个标志位包括：

将所述多个目标位进行取反逻辑运算，获得多个标志位；

所述将所述至少一个标志位***至所述连续多位比特位中，获得编码比特流包括：

将所述多个标志位***至所述连续多位比特位中，获得编码比特流。

获取所述连续多位比特位的位数与所述预设位数的比值，并将所述比值向下取整，获得第二整数值；

在所述连续多位比特位中选取与所述第二整数值相同的多个目标位；

将所述多个目标位进行取反逻辑运算，获得多个标志位；

将所述多个标志位***至所述连续多位比特位的首位比特位和所述连续多位比特位的末位比特位之间，获得编码比特流。

在本申请一些可能的实现方式中，所述多个标志位中的相邻两个标志位之间间隔的位数小于或等于所述预设位数，且所述多个标志位中的相邻两个标志位之间间隔的位数大于或等于1。

在本申请一些可能的实现方式中，所述第一比特流为8位数据，所述编码比特流为9位数据或10位数据。

在本申请一些可能的实现方式中，所述编码方法还包括：

判断所述编码比特流是串行数据还是并行数据；

若所述编码比特流为并行数据，则将所述编码比特流转换成串行数据。

第二方面，本申请还提供了一种解码方法，所述方法包括：

获取待解码数据的编码比特流；

识别所述编码比特流中的标志位；

删除所述标志位，获得解码比特流。

在本申请一些可能的实现方式中，在所述识别所述编码比特流中的标志位之前还包括：

判断所述编码比特流是串行数据还是并行数据；

若所述编码比特流为串行数据，则将所述编码比特流转换成并行数据。

第三方面，本申请还提供、一种编码装置，所述编码装置包括：

编码获取单元，用于获取原始编码数据的第一比特流，所述第一比特流包括取值相同的连续多位比特位；

判断单元，用于判断所述连续多位比特位的位数是否超过预设位数，若超过，则在所述连续多位比特位中选取至少一个目标位；

逻辑运算单元，用于将所述至少一个目标位进行取反逻辑运算，获得至少一个标志位；

编码单元，用于将所述至少一个标志位***至所述连续多位比特位中，获得编码比特流。

第四方面，本申请还提供了一种解码装置，所述解码装置包括：

解码获取单元，用于获取待解码数据的编码比特流；

识别单元，用于识别所述编码比特流中的标志位；

解码单元，用于删除所述标志位，获得解码比特流。

第五方面，本申请还提供一种计算机设备，所述计算机设备包括：

一个或多个处理器；

存储器；以及

一个或多个应用程序，其中所述一个或多个应用程序被存储于所述存储器中，并配置为由所述处理器执行以实现第一方面中任一项所述的编码方法，或者配置为由所述处理器执行以实现第二方面中任一项所述的解码方法。

第六方面，本申请还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器进行加载，以执行第一方面任一项所述的编码方法中的步骤，或者以执行第二方面中任一项所述的解码方法中的步骤。

本申请提供的编码方法、解码方法、编码装置及解码装置，在编码的过程中，只需对第一比特流中的取值相同的连续多位比特位进行判断，并根据判断结果对至少一个目标位进行简单的取反逻辑运算，对应生成至少一个标志位，并将至少一个标志位***至取值相同的连续多位比特位中即可获得编码比特流。整个编码方法逻辑简单，降低了编码的复杂性，提高编码速度的同时还提高了编码的可靠性；进一步地，由于编码逻辑简单，可减少实施编码方法的硬件模块，降低硬件成本。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的编码方法的流程图；

图2是本申请实施例提供的第一种步骤S102的流程图；

图3是本申请实施例提供的第一比特流为8位数据时的一种编码和解码示意图；

图4是本申请实施例提供的第二种步骤S102的流程图；

图5是本申请实施例提供的第一比特流为8位数据时的另一种编码和解码示意图；

图6是本申请实施例提供的第一比特流为16位数据时在编码和解码过程中的变化示意图；

图7是本申请实施例提供的解码方法的流程图；

图8是本申请实施例提供的解码方法中数据类型转换的流程图；

图9是本申请实施例提供的编码装置的结构示意图；

图10是本申请实施例提供的解码装置的结构示意图；

图11是本申请实施例提供的服务器的一个实施例结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

一般来说，发送端(Transmitter，TX)与接收端(Receiver，RX)彼此之间在传输数据时，除了需要有传送/接收数据的机制之外，也需要有传送/接收时钟(Clock)信息的机制。在高速接口传输数据时，为了要提高信号传输质量、降低电磁干扰、提供除错机制以及节省时钟电路，一般会利用将欲传输的数据加以编码来满足以上需求。现有数据传输技术中信号编码方法存在编码方法复杂等问题。

基于此，本申请提供了一种编码方法、解码方法、编码装置及解码装置，以下分别进行详细说明。

第一方面，本申请实施例提供了一种编码方法，该编码方法包括：获取原始编码数据的第一比特流，所述第一比特流包括取值相同的连续多位比特位；判断所述连续多位比特位的位数是否超过预设位数；若超过，则在所述连续多位比特位中选取至少一个目标位；将所述至少一个目标位进行取反逻辑运算，获得至少一个标志位；将所述至少一个标志位***至所述连续多位比特位中，获得编码比特流。

如图1所示，为本申请实施例中编码方法的一个实施例流程示意图，该方法包括：

步骤S101、获取原始编码数据的第一比特流，第一比特流包括取值相同的连续多位比特位；

具体的，该原始编码数据可以是传送端(Transmitter，TX)需要传输到接收端(Receiver，RX)的数据。该原始编码数据为比特流形式，第一比特流中每一比特位上的数据为“0”或“1”。其中，取值指的是比特位上的数据的数值。

步骤S102、判断连续多位比特位的位数是否超过预设位数；

步骤S103、若超过，则在连续多位比特位中选取至少一个目标位；

步骤S104、将至少一个目标位进行取反逻辑运算，获得至少一个标志位；

步骤S105、将至少一个标志位***至连续多位比特位中，获得编码比特流。

本申请实施例提供的编码方法，在编码的过程中，只需分别对第一比特流中的取值相同的连续多位比特位的位数进行判断，并根据判断结果对至少一个目标位进行取反，对应生成至少一个标志位，并将至少一个标志位***至第一比特流中取值相同的连续多位比特位中即可获得编码比特流。整个编码方法逻辑简单，降低了编码的复杂性，提高编码速度的同时还提高了编码的可靠性；进一步地，由于编码逻辑简单，可减少实施编码方法的硬件模块，降低硬件成本。

需要说明的是，在现有技术中，当传输数据出现6个及6个以上连续0或连续1时，会导致传输发生误码，因此，在本申请的实施例中，预设位数为4，通过上述设置，可避免在编码比特流中出现6个连续0或连续1，提高编码方法的可靠性。

需要说明的是：预设位数还可根据实际应用情景进行调整，并不限于4。

进一步地，如图2所示，步骤S103包括：

步骤S201、获取连续多位比特位的位数与预设位数的比值，并将比值向上取整，获得第一整数值；

步骤S202、在连续多位比特位中选取与第一整数值相同的多个目标位；

其中，步骤S104包括：

将多个目标位进行取反逻辑运算，获得多个标志位；

其中，步骤S103包括：

将多个标志位***至所述连续多位比特位中，获得编码比特流。

需要说明的是：向上取整指的是，当比值不为整数时，将比值的整数加一，获得第一整数值。具体地：当连续多位比特位的位数为6，预设位数为4时，连续多位比特位的位数与预设位数的比值为1.5，则第一整数值为2。

具体地，如图3所示，在本申请的一个具体实施例中，第一比特流为8位数据，第一比特流中的数据为“11000000”，其包括取值相同的连续6位比特位，预设位数为5，则第一整数值为2，即：在连续6位比特位中选取2个目标位，目标位中的数据为“0”，将2个目标位进行取反逻辑运算，分别获得两个标志位，标志位中的数据为“1”，将两个标志位***至连续多位比特位中，即可获得编码比特流，在本申请的一个实施例中，编码比特流中的数据为“1110000100”。

应当理解的是：编码比特流中的数据也可以是其他数据，仅需满足编码比特流中没有连续6个取值相同的多位比特位即可。例如：编码比特流中的数据还可以为“1110001000”、“1110010000”、“1100100001”、“1100010001”、“1100001001”、“1100100001”、“1100100010”、“1100100100”、“1100101000”、“1100010001”、“1100010010”、“1100010100”、“1100001001”、或“1100001010”中的任意一种。

即：相邻两个标志位之间间隔的位数小于或等于预设位数，且相邻两个标志位之间间隔的位数大于或等于1。

进一步地，在本申请的另外一些实施例中，如图4所示，步骤S103包括：

步骤S401、获取连续多位比特位的位数与预设位数的比值，并将比值向下取整，获得第二整数值；

步骤S402、在连续多位比特位中选取与第二整数值相同的多个目标位；

步骤S104包括：

将所述多个目标位进行取反逻辑运算，获得多个标志位；

步骤S105包括：

将多个标志位***至所述连续多位比特位的首位比特位和连续多位比特位的末位比特位之间，获得编码比特流。

需要说明的是：向下取整指的是，当比值不为整数时，将比值的小数舍去，获得第二整数值。具体地：当连续多位比特位的位数为6，预设位数为4时，连续多位比特位的位数与预设位数的比值为1.5，则第二整数值为1。

具体地，如图5所示，在本申请的一个具体实施例中，第一比特流为8位数据，第一比特流中的数据为“11000000”，其包括取值相同的连续6位比特位，预设位数为5，则第二整数值为1，即：在连续6位比特位中选取1个目标位，目标位中的数据为“0”，将1个目标位进行取反逻辑运算，分别获得1个标志位，标志位中的数据为“1”，将标志位***至连续多位比特位中，即可获得编码比特流，在本申请的一个实施例中，编码比特流中的数据为“110010000”。

应当理解的是：编码比特流中的数据也可以是其他数据，仅需满足编码比特流中没有连续6个取值相同的多位比特位即可。例如：编码比特流中的数据还可以为“110001000”或“110000100”中的任意一种。

由上述可知，经过本申请提供的编码方法，编码后的编码比特流连续的“0”的个数最多为5个，提高数据传输的可靠性。

应当理解的是：相邻两个标志位之间间隔的位数小于或等于预设位数，且相邻两个标志位之间间隔的位数大于或等于1。

并且，由前面的描述可知：当第一比特流为8位数据时，编码比特流为9位或10位数据。

需要说明的是：在本申请的一些实施例中，如图6所示，当第一比特流为16位数据时，第一比特流中包括两段取值相同的连续多位比特位，具体地，第一比特流中的数据为“1100000011000000”，则分别对两段取值相同的连续多位比特位进行编码，每段的编码方法和第一比特流为8位数据时的编码方法一致，其编码比特流为“110100000110100000”。

在本申请的一个实施例中，如图6所述，编码比特流为“11100000101110000010”。

进一步地，在本申请的一些实施例中，如图1所示，编码方法还包括：

步骤S106、判断编码比特流是串行数据还是并行数据；

步骤S107、若编码比特流为并行数据，则将编码比特流转换成串行数据。

通过上述设置，可减少编码过程中的走线，节省资源。

第二方面，本申请实施例还提供了一种解码方法，该解码方法包括：获取待解码数据的编码比特流；识别编码比特流中的标志位；删除标志位，获得解码比特流。

如图7所示，为本申请实施例中解码方法的一个实施例流程示意图，该方法包括：

步骤S701、获取待解码数据的编码比特流；

具体的，该待解码数据可以是接收端(Receiver，RX)接收传送端(Transmitter，TX)传输的数据。该原始编码数据为比特流形式，原始比特流中每一比特位上的数据为“0”或“1”。

步骤S702、识别编码比特流中的标志位；

步骤S703、删除标志位，获得解码比特流。

本申请实施例提供的解码方法，在解码的过程中，只需对编码比特流中的标识位进行识别并删除，即可获得解码比特流。整个解码方法逻辑简单，降低了设计的复杂性，提高了解码的可靠性。

进一步地，在本申请的一些实施例中，如图8所示，在步骤S702之前还包括：

步骤S801、判断编码比特流是串行数据还是并行数据；

步骤S802、若编码比特流为串行数据，则将编码比特流转换成并行数据。

通过上述设置，可进一步提高数据传输的速率。

第三方面，为了更好实施本发明实施例中数据编码方法，在数据编码方法基础之上，对应的，如图9所示，本发明实施例中还提供一种编码装置，该编码装置900包括：

编码获取单元901，用于获取原始编码数据的第一比特流，第一比特流包括取值相同的连续多位比特位；

判断单元902，用于判断连续多位比特位的位数是否超过预设位数，若超过，则在连续多位比特位中选取至少一个目标位；

逻辑运算单元903，用于将至少一个目标位进行取反逻辑运算，获得至少一个标志位；

编码单元904，用于将至少一个标志位***至连续多位比特位中，获得编码比特流。

其中，在本申请的一些实施例中，判断单元902具体用于：判断连续多位比特位的位数是否超过预设位数；若超过，则获取连续多位比特位的位数与预设位数的比值，并将比值向上取整，获得第一整数值；在连续多位比特位中选取与第一整数值相同的多个目标位。逻辑运算单元903具体用于：将多个目标位进行取反逻辑运算，获得多个标志位。编码单元904具体用于：将多个标志位***至所述连续多位比特位中，获得编码比特流。

在本申请的另一些实施例中判断单元902具体用于：判断连续多位比特位的位数是否超过预设位数；若超过，则获取连续多位比特位的位数与预设位数的比值，并将比值向下取整，获得第二整数值；在连续多位比特位中选取与第二整数值相同的多个目标位。逻辑运算单元903具体用于：将所述多个目标位进行取反逻辑运算，获得多个标志位。编码单元904具体用于：将多个标志位***至所述连续多位比特位的首位比特位和连续多位比特位的末位比特位之间，获得编码比特流。

其中，相邻两个标志位之间间隔的位数小于或等于预设位数，且相邻两个标志位之间间隔的位数大于或等于1。

进一步地，如图9所示，编码装置900还包括编码转换单元905，用于判断编码比特流是串行数据还是并行数据；当编码比特流为并行数据，将编码比特流转换成串行数据。

本申请实施例提供的编码装置解决了数据在传输过程中容易发生误码的问题，提高编码的可靠性，便于数据传输。

第四方面，为了更好实施本申请实施例中解码方法，在解码方法基础之上，对应的，如图10所示，本申请实施例中还提供一种解码装置，该解码装置1000包括：

解码获取单元1001，用于获取待解码数据的编码比特流；

识别单元1002，用于识别编码比特流中的标志位；

解码单元1003，用于删除标志位，获得解码比特流。

进一步地，如图10所示，解码装置1000还包括解码转换单元1004，具体用于判断编码比特流是串行数据还是并行数据；当编码比特流为串行数据时，则将编码比特流转换成并行数据。

本申请实施例提供的解码装置，在解码的过程中，只需对编码比特流中的标识位进行识别并删除，即可获得解码比特流。整个解码方法逻辑简单，降低了设计的复杂性，提高了解码的可靠性。

本申请实施例还提供一种计算机设备，其集成了本申请实施例所提供的任一种编码装置或者解码装置，所述计算机设备包括：

一个或多个处理器；

存储器；以及

一个或多个应用程序，其中所述一个或多个应用程序被存储于所述存储器中，并配置为由所述处理器执行上述编码方法实施例中任一实施例中所述的编码方法中的步骤，或者，配置为由所述处理器执行上述解码方法实施例中任一实施例中所述的解码方法中的步骤。

本申请实施例提供的一种计算机设备，其集成了本申请实施例所提供的任一种编码装置和解码装置。如图11所示，其示出了本申请实施例所涉及的计算机设备的结构示意图，具体来讲：

该计算机设备可以包括一个或者一个以上处理核心的处理器1101、一个或一个以上计算机可读存储介质的存储器1102、电源1103和输入单元1104等部件。本领域技术人员可以理解，图11中示出的计算机设备结构并不构成对计算机设备的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。其中：

处理器1101是该计算机设备的控制中心，利用各种接口和线路连接整个计算机设备的各个部分，通过运行或执行存储在存储器1102内的软件程序和/或模块，以及调用存储在存储器1102内的数据，执行计算机设备的各种功能和处理数据，从而对计算机设备进行整体监控。可选的，处理器1101可包括一个或多个处理核心；优选的，处理器1101可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作***、操作用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器1101中。

存储器1102可用于存储软件程序以及模块，处理器1101通过运行存储在存储器1102的软件程序以及模块，从而执行各种功能应用以及数据处理。存储器1102可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作***、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据计算机设备的使用所创建的数据等。此外，存储器1202可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他易失性固态存储器件。相应地，存储器1102还可以包括存储器控制器，以提供处理器1101对存储器1102的访问。

计算机设备还包括给各个部件供电的电源1103，优选的，电源1103可以通过电源管理***与处理器1101逻辑相连，从而通过电源管理***实现管理充电、放电、以及功耗管理等功能。电源1103还可以包括一个或一个以上的直流或交流电源、再充电***、电源故障检测电路、电源转换器或者逆变器、电源状态指示器等任意组件。

该计算机设备还可包括输入单元1104，该输入单元1104可用于接收输入的数字或字符信息，以及产生与操作用户设置以及功能控制有关的键盘、鼠标、操作杆、光学或者轨迹球信号输入。

尽管未示出，计算机设备还可以包括显示单元等，在此不再赘述。具体在本实施例中，计算机设备中的处理器1101会按照如下的指令，将一个或一个以上的应用程序的进程对应的可执行文件加载到存储器1102中，并由处理器1201来运行存储在存储器1102中的应用程序，从而实现各种功能，如下：

判断所述连续多位比特位的位数是否超过预设位数；

若超过，则在所述连续多位比特位中选取至少一个目标位；

或者，

获取待解码数据的编码比特流；

识别所述编码比特流中的标志位；

删除所述标志位，获得解码比特流。

本领域普通技术人员可以理解，上述实施例的各种方法中的全部或部分步骤可以通过指令来完成，或通过指令控制相关的硬件来完成，该指令可以存储于一计算机可读存储介质中，并由处理器进行加载和执行。

为此，本申请实施例提供一种计算机可读存储介质，该存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取记忆体(RAM，Random Access Memory)、磁盘或光盘等。其上存储有计算机程序，所述计算机程序被处理器进行加载，以执行本申请实施例所提供的任一种编码方法或解码方法中的步骤。例如，所述计算机程序被处理器进行加载可以执行如下步骤：

判断所述连续多位比特位的位数是否超过预设位数；

若超过，则在所述连续多位比特位中选取至少一个目标位；

或者，

获取待解码数据的编码比特流；

识别所述编码比特流中的标志位；

删除所述标志位，获得解码比特流。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见上文针对其他实施例的详细描述，此处不再赘述。

具体实施时，以上各个单元或结构可以作为独立的实体来实现，也可以进行任意组合，作为同一或若干个实体来实现，以上各个单元或结构的具体实施可参见前面的方法实施例，在此不再赘述。

以上对本申请所提供的编码方法、解码方法、编码装置及解码装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种编码方法，其特征在于，所述方法包括：

判断所述连续多位比特位的位数是否超过预设位数；

若超过，则在所述连续多位比特位中选取多个目标位；

将所述多个目标位进行取反逻辑运算，获得多个标志位；

将所述多个标志位***至所述连续多位比特位中，获得编码比特流；

所述在所述连续多位比特位中选取多个目标位包括：

或者，所述在所述连续多位比特位中选取多个目标位包括：

在所述连续多位比特位中选取与所述第二整数值相同的多个目标位。

2.根据权利要求1所述的编码方法，其特征在于，所述将所述多个标志位***至所述连续多位比特位中，获得编码比特流包括：

3.根据权利要求1或2所述的编码方法，其特征在于，所述多个标志位中的相邻两个标志位之间间隔的位数小于或等于所述预设位数，且所述多个标志位中的相邻两个标志位之间间隔的位数大于或等于1。

4.根据权利要求3所述的编码方法，其特征在于，所述第一比特流为8位数据，所述编码比特流为9位数据或10位数据。

5.根据权利要求1所述的编码方法，其特征在于，所述编码方法还包括：

判断所述编码比特流是串行数据还是并行数据；

6.一种解码方法，其特征在于，所述方法包括：

获取待解码数据的编码比特流，其中，所述编码比特流通过权利要求1所述的编码方法进行编码得到；

识别所述编码比特流中的多个标志位；

删除所述多个标志位，获得解码比特流。

7.根据权利要求6所述的解码方法，其特征在于，在所述识别所述编码比特流中的多个标志位之前还包括：

判断所述编码比特流是串行数据还是并行数据；

8.一种编码装置，其特征在于，所述编码装置包括：

判断单元，用于判断所述连续多位比特位的位数是否超过预设位数，若超过，则在所述连续多位比特位中选取多个目标位；

逻辑运算单元，用于将所述多个目标位进行取反逻辑运算，获得多个标志位；

编码单元，用于将所述多个标志位***至所述连续多位比特位中，获得编码比特流；

所述在所述连续多位比特位中选取多个目标位包括：

或者，所述在所述连续多位比特位中选取多个目标位包括：

9.一种解码装置，其特征在于，所述解码装置包括：

解码获取单元，用于获取待解码数据的编码比特流，其中，所述编码比特流通过权利要求8所述的编码装置进行编码得到；

识别单元，用于识别所述编码比特流中的多个标志位；

解码单元，用于删除所述多个标志位，获得解码比特流。