CN112929021B - 探测器模块及其信号计数校正方法 - Google Patents

Abstract

本申请提供了一种探测器模块及其计数率校正方法，所述探测器模块，包括：探测器；以及读出电路，用于读出所述探测器的电信号并对所述电信号进行计数，所述读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，所述读出电路还包括信号堆积校正电路，所述信号堆积校正电路连接在所述甄别器和所述计数器之间，以用于在由所述成形电路输出的信号堆积的情况下，基于所述信号堆积校正电路的预定窗口时间对所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数。

Description

探测器模块及其信号计数校正方法

技术领域

本公开涉及X射线辐射领域，并且更具体地涉及探测器模块及其信号计数校正方法。

背景技术

X射线成像***通常由探测器、读出电路、数据传输与存储和上位机软件构成，其中，探测器通常是线阵或者面阵的光电探测器，专用读出集成电路用于读出探测器的电信号，它和探测器都是成像***的核心器件。

读出电路按信号处理方式的不同分为两种类型：一类称之为电流积分型数据转换器(ADC)芯片，该芯片把探测器的电流信号进行积分后通过ADC转换成数字信号，实现射线在给定积分周期里的幅度检测；另一类称之为单光子计数型芯片，该芯片对探测器的信号进行放大、甄别、计数，实现单个光子的能量量子计数、幅度信息和时间信息的检测。

在利用现有的读出电路对探测器的信号进行计数时，在计数率较高且信号之间间隔过小时，读出电路中的成形电路的输出信号会出现堆积。信号堆积会降低读出电路/芯片计数率的线性度，同时也影响最大计数率。此外，信号堆积还会引起高能区计数比低能区计数多的情况，这将引起错误的结果，从而影响X射线成像***的能量标定、物质识别等应用。

发明内容

针对上述背景技术中所述的缺点，本发明的目的在于：解决单光子计数芯片在高计数率条件下由于信号堆积引起的计数率非线性问题。通过对芯片计数率的非线性校正，可以实现芯片在更高计数率条件下工作而不至于芯片饱和。

解决这个问题的方案是在甄别器和计数器之间加入一个堆积校正(Pile upCorrection，PUC)电路。当无信号堆积时，PUC电路的输入脉冲宽度小于成形时间t_w，PUC电路输入一个脉冲，输出也将得到一个脉冲；当有信号堆积时，PUC电路的输入脉冲宽度大于t_w，此时PUC输入一个脉冲，将根据输入脉冲的宽度和PUC的窗口时间得到n个脉冲。通过增加PUC电路，可以实现单光子计数芯片计数率的校正和提高最大计数率。

为实现此目的，在本申请的第一方面中，提供了一种探测器模块，可以包括：探测器；以及读出电路，用于读出探测器的电信号并对电信号进行计数，读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，读出电路还包括信号堆积校正电路，信号堆积校正电路连接在甄别器和计数器之间，以用于在由成形电路输出的信号堆积的情况下，基于信号堆积校正电路的预定窗口时间对甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使计数器对经校正的信号进行计数。

根据本申请的第一方面，信号堆积校正电路可以包括：至少一个第一二选一电路，具有第一输入端INO、第二输入端IN1、选通输入端S以及输出端Q；以及延迟电路，具有输入端和输出端，其中，至少一个第一二选一电路中的第一输入端IN0与甄别器的输出端连接，至少一个第一二选一电路中的选通输入端S与延迟电路的输出端连接，并且至少一个第一二选一电路中的输出端Q与延迟电路的所述输入端连接。

根据本申请的第一方面，信号堆积校正电路还可以包括：第二二选一电路，用于选择信号堆积校正电路在读出电路中起校正作用还是不在读出电路中起校正作用，其中第二二选一电路的第一输入端INO与至少一个第一二选一电路的输出端Q连接，第二二选一电路的第二输入端IN1与甄别器的输出端连接。

根据本申请的第一方面，信号堆积校正电路的预定窗口时间等于延迟电路的输入上升沿到输出上升沿的延迟时间与延迟电路的输入下降沿到输出下降沿的延迟时间之和。

根据本申请的第一方面，在由甄别器输出的信号为高电平触发脉冲的情况下，延迟电路的输入上升沿到输出上升沿的延迟时间大于延迟电路的输入下降沿到输出下降沿的延迟时间，并且至少一个第一二选一电路中的第二输入端IN1保持低电平；或者在由甄别器输出的信号为低电平触发脉冲的情况下，延迟电路的输入上升沿到输出上升沿的延迟时间小于延迟电路的输入下降沿到输出下降沿的延迟时间，并且至少一个第一二选一电路中的第二输入端IN1保持高电平。

根据本申请的第一方面，信号堆积校正电路还可以被配置为执行以下操作：在由读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对甄别器的信号的脉冲宽度进行分割，由此获得分割而成的信号的脉冲宽度/预定窗口时间个脉冲；以及以比信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得计数器对其进行计数。

根据本申请的第一方面，信号堆积校正电路还可以被配置为执行以下操作：在由读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对甄别器的信号的脉冲宽度进行分割，由此获得分割而成的信号的脉冲宽度/预定窗口时间个脉冲；以及以比信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得计数器对其进行计数。

根据本申请的第一方面，预定窗口时间可以通过对信号堆积校正电路进行配置来调节。

根据本申请的第一方面，在读出电路具有多个能区的情况下，与高能区的甄别器相对应的信号堆积校正电路的预定窗口时间小于或等于与低能区的甄别器相对应的信号堆积校正电路的预定窗口时间。

在本申请的第二方面中，提供了一种在探测器模块中的执行的信号计数校正方法，所述方法可以包括：在由探测器模块中的读出电路中的成形电路输出的信号堆积的情况下，通过设置在读出电路中的甄别器和计数器之间的信号堆积校正电路，基于信号堆积校正电路的预定窗口时间对在甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使计数器对经校正的信号进行计数。

根据本申请的第二方面，信号堆积校正电路的窗口时间等于信号堆积校正电路中的延迟电路的输入上升沿到输出上升沿的延迟时间与延迟电路的输入下降沿到输出下降沿的延迟时间之和。

根据本申请的第二方面，在由读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，延迟电路的输入上升沿到输出上升沿的延迟时间大于延迟电路的输入下降沿到输出下降沿的延迟时间；以及在由甄别器输出的信号为低电平触发脉冲的情况下，延迟电路的输入上升沿到输出上升沿的延迟时间小于延迟电路的输入下降沿到输出下降沿的延迟时间。

根据本申请的第二方面，基于信号堆积校正电路的预定窗口时间对在甄别器的信号的脉冲宽度进行分割以使计数器对经校正的信号进行计数包括如下操作：在由读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对堆积的信号进行分割，由此获得分割而成的堆积的信号的脉冲宽度/预定窗口时间个脉冲；以及以比堆积的信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值进行计数。

根据本申请的第二方面，基于信号堆积校正电路的预定窗口时间对在甄别器的信号的脉冲宽度进行分割以使计数器对经校正的信号进行计数包括如下操作：在由读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对甄别器的信号的脉冲宽度进行分割，由此获得分割而成的信号的脉冲宽度/预定窗口时间个脉冲；以及以比信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值进行计数。

根据本申请的第二方面，预定窗口时间可以通过对信号堆积校正电路进行配置来调节。

根据本申请的第二方面，在读出电路具有多个能区的情况下，与高能区的甄别器相对应的信号堆积校正电路的预定窗口时间小于或等于与低能区的甄别器相对应的信号堆积校正电路的预定窗口时间。

在本申请的第三方面中，提供了一种X射线成像***，可以包括根据第一方面所述的探测器模块。

附图说明

通过参考附图详细描述本公开的实施例，本公开的上述和其它实施例和特征将变得更清楚，在附图中：

图1示意性示出了根据本公开实施例的X射线成像***中的探测器和读出电路的示例布置的图；

图2示意性示出了根据本公开实施例的示例性读出电路的电路图；

图3示意性示出了根据本公开实施例的信号堆积情况下成形电路和甄别器的输出波形；

图4示意性示出了根据本公开实施例的读出电路中的输出计数率与输入计数率之间的关系的图；

图5示意性示出了根据本公开实施例的包括信号堆积校正电路在内的读出电路的第一实施例的电路图；

图6示意性示出了根据本公开实施例的包括信号堆积校正电路在内的读出电路的第二实施例的电路图；

图7示意性示出了根据本公开实施例的信号堆积校正电路的第一实施例的电路图；

图8示意性示出了根据本公开实施例的信号堆积校正电路的第二实施例的电路图；

图9示意性示出了根据本公开实施例的信号堆积校正电路的第三实施例的电路图；

图10示意性示出了根据本公开实施例的信号堆积电路中的低电平输出单元的若干种实现方式的图；

图11示意性示出了根据本公开实施例的信号堆积校正电路的第二实施例中的两种延迟电路的电路图；

图12示意性示出了根据本公开实施例的信号堆积校正电路的输出和输出波形图；

图13示意性示出了根据本公开实施例的利用信号堆积校正电路前后的输入计数率与输出计数率之间的关系的图；

图14示意性示出了根据本公开实施例的利用信号堆积校正电路前后的低能区和高能区计数率的比较。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。

应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或连接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。

此外，这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

将理解的是，与术语相应的单数形式的名词可包括一个或更多个事物，除非相关上下文另有明确指示。如这里所使用的，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”以及“A、B或C中的至少一个”的短语中的每一个短语可包括在与所述多个短语中的相应一个短语中一起列举出的项的所有可能组合。如这里所使用的，诸如“第1”和“第2”或者“第一”和“第二”的术语可用于将相应部件与另一部件进行简单区分，并且不在其它方面(例如，重要性或顺序)限制所述部件。

如这里所使用的，术语“电路”可包括以硬件、软件或固件实现的单元，并可与其他术语(例如，“逻辑”、“逻辑块”、“部分”或“模块”)可互换地使用。模块可以是被适配为执行一个或更多个功能的单个集成部件或者是该单个集成部件的最小单元或部分。例如，根据实施例，可以以专用集成电路(ASIC)的形式来实现模块。

应该理解的是，本公开的各种实施例以及其中使用的术语并不意图将在此阐述的技术特征限制于具体实施例，而是包括针对相应实施例的各种改变、等同形式或替换形式。除非本文另有明确定义，否则所有术语将给出其最广泛的可能解释，包括说明书中暗示的含义以及本领域技术人员理解的和/或字典、论文等中定义的含义。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。对于附图的描述，相似的参考标号可用来指代相似或相关的元件。以下将参考附图对本公开进行示例性描述。

需要说明的是，在安检、无损检测和医学成像领域，为了在更低的X射线辐照剂量下，得到更好的图像质量，更准确的物质识别，通过研制大规模像素型探测器以及与之匹配的像素型单光子计数读出芯片，通过倒装工艺实现像素型探测器电极和读出芯片的互联。互联后的探测器和芯片称之为探测器模块，一个典型的像素探测器模块如图1所示，它主要由PCB、读出芯片(或读出电路)、凸点和探测器组成。一个像素探测器模块可以用来独立成像或能谱探测，也可以通过多个探测器模块拼接的方案实现更大面积的辐射成像或能谱探测。

一个典型的n个像素、m个能区的单光子计数芯片的***框图如图2所示。它主要包括电荷灵敏前放(Charge Sensitive preamplifier，CSA)电路、成形电路(Shaper)、甄别器(Discriminator)、计数器(Counter)。电荷灵敏前放电路可以是一级或多级，其用于实现电荷-电压转换。成形电路用于对由电荷灵敏前放电路输出的信号进行成形滤波处理以降低信号的噪声。甄别器用于实现信号的幅度甄别，也即在由成形放大器输出的信号的幅度大于预定阈值时，甄别器输出一个脉冲。计数器用于对甄别器的输出脉冲进行计数。相同通路中的甄别器和计数器的个数表示芯片能区的多少。通常，芯片内部还集成有I/O模块、偏置电路、配置寄存器、修调DAC等模块。

图3示意性示出了根据本公开实施例的信号堆积情况下成形电路和甄别器的输出波形。如图所示，成形电路的成形时间为t_w，甄别器＜1＞和甄别器＜2＞为两个甄别器，它们的预定阈值电压分别为V_TH＜1＞和V_TH＜2＞，其中V_TH＜2＞大于V_TH＜1＞。以下将参考图3描述无信号堆积和有信号堆积两种情况下成形电路、甄别器和计数器的输出。

①无信号堆积的情形

如图3中所示，成形电路的第一个输出信号经过成形时间t_w后可以恢复到基线。当成形电路的输出信号幅度大于V_TH＜1＞时，甄别器＜1＞输出一个脉冲信号，对应的计数器增加1个数。此时，计数器正确记录了脉冲的个数。

②有信号堆积的情形

如图3所示，成形电路输出的第二、第三、第四个信号由于堆积无法在成形时间t_w内恢复到甄别器＜1＞的预定阈值V_TH＜1＞之下，这使得尽管成形电路输出了三个信号，但甄别器只输出一个脉冲，丢失了两个信号的信息。

通常情况下，在不存在信号堆积的情况下，由于成形电路输出的信号的幅度的统计分布，在一段时间内，具有低阈值的甄别器输出的脉冲个数比具有高阈值的甄别器输出的脉冲个数多。对于高计数率且有大量信号堆积的情况，具有高阈值的甄别器在一段时间内可能比具有低阈值的甄别器输出的脉冲个数多。如图3所示，具有高阈值的甄别器＜2＞输出了4个脉冲，而具有低阈值的甄别器＜1＞由于信号堆积仅输出了3个脉冲。

图4示意性示出了根据本公开实施例的读出电路中的输出计数率与输入计数率之间的关系的图。

从图4中可以看出，当输入计数率小于C1时，由于没有信号堆积或信号堆积很少，输出计数率是输入计数率的线性函数；当输入计数率介于C1和C2之间时，随着信号堆积情况劣化，输出计数率曲线偏离理想线性直线；当输入计数率高于C2时，信号堆积严重，输出计数率随输入计数率增加而减小。通常情况下，输入计数率大于C2时，单光子计数器***的性能将变差。因此，需要一个信号堆积校正电路对单光子计数器的计数进行校正，通过校正，可以减小高计数率条件下计数的损失，同时保证在一段时间内高能区计数器的计数比低能计数器计数少。通过增加信号堆积校正电路，可以使单光子计数***在更高的计数率条件下工作。

为了解决如背景技术部分中描述的问题，本公开的实施例提供了一种能够更精确地对探测器信号进行计数而不会受信号堆积影响的X射线成像***以及方法。所述X射线成像***可以包括探测器；以及读出电路，用于读出探测器的电信号，读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，读出电路还包括信号堆积校正电路，信号堆积校正电路连接在甄别器和计数器之间，以用于在由成形电路输出的信号堆积的情况下，基于信号堆积校正电路的窗口时间和输入到读出电路的信号的脉冲宽度，对堆积的信号进行拆分，以使得计数器对堆积的信号进行计数校正。

图5示意性示出了根据本公开实施例的包括信号堆积校正电路在内的读出电路的第一实施例的电路图。

如图5所示，读出电路可以包括CSA、成形电路、甄别器、信号堆积校正电路以及计数器。

在示例性实施例中，读出电路中可以存在多个甄别器。相对应地，读出电路中也可以包括与多个甄别器中的每一个甄别器相对应的信号堆积校正电路和计数器。

在示例性实施例中，信号堆积校正电路PUC连接在甄别器与计数器之间，用于对经由甄别器输出的脉冲进行正确划分，由此使得计数器能够对信号进行计数校正。

图6示意性示出了根据本公开实施例的包括信号堆积校正电路在内的读出电路的第二实施例的电路图。

图5和图6中的读出电路大体相同，除了包括能窗电路。

在示例性实施例中，在存在能窗电路的情况下，信号堆积校正电路连接在甄别器和能窗电路之间，由此在信号堆积电路将由甄别器输出的脉冲进行正确划分的情况下，能窗电路能够针对经由信号堆积电路划分的各个脉冲激励对应的计数器进行计数。

图7示意性示出了根据本公开实施例的信号堆积校正电路的第一实施例的电路图。

在示例性实施例中，信号堆积校正电路700可以包括二选一电路701和延迟电路702。

如图所示，二选一电路702包括选通输入端S、第一输入端IN0、第二输入端IN1、以及输出端Q。

在示例性实施例中，第一输入端IN0与甄别器的输出端连接，即甄别器输出的信号即为第一输入端IN0的输入信号I。

第二输入端IN1是保持高电平还是保持低电平取决于输入信号I。具体而言，在输入信号I为高电平触发脉冲的情况下，第二输入端IN1保持低电平；在输入信号I为低电平触发脉冲的情况下，第二输入端IN1保持高电平。

在输入信号I为高电平触发脉冲的情况下，第二输入端IN1可以与低电平输出单元连接。低电平输出单元的一种实现方式在图10中示出。

在示例性实施例中，第二输入端IN1可以与输入接高电平的与非门连接。

在另一示例性实施例中，第二输入端IN1可以直接接地。

当二选一电路701中的S端为高电平时，第二输入端IN1被选通，输出端Q的值与第二输入端IN1的值相同；当S端为低电平时，IN0端被选通，输出端Q的值与输入端IN0的值相同。

延迟电路702的输入上升沿到输出上升沿延迟时间为t_rd1，输入下降沿到输出下降沿延迟时间为t_fd1。

在输入信号I为高电平触发脉冲的情况下，输入上升沿到输出上升沿延迟时间t_rd1远远大于输入下降沿到输出下降沿延迟时间为t_fdl。

在输入信号I为低电平触发脉冲的情况下，输入上升沿到输出上升沿延迟时间t_rd1远远小于输入下降沿到输出下降沿延迟时间为t_fd1。

图8示意性示出了根据本公开实施例的信号堆积校正电路的第二实施例的电路图。

信号堆积校正电路800可以包括两个二选一电路801、802和一个延迟电路803。

二选一电路801、802的配置与图7中所述的二选一电路701的配置相同，延迟电路803的配置与图7中所述的延迟电路803的配置相同。为了避免冗余描述，在此省略对二选一电路801、802和延迟电路803的描述。

尽管图8中仅示出了两个二选一电路，但是本领域技术人员应当理解，可以设置有更多个二选一电路。

图9示意性示出了根据本公开实施例的信号堆积校正电路的第三实施例的电路图。

信号堆积校正电路900可以包括两个二选一电路901、902以及两个延迟电路903和904。

二选一电路901和902的配置与图7中的二选一电路701以及图8中的二选一电路801和802的配置相同，再次不再赘述。

需要说明的是，图9中的信号堆积校正电路中包括两个延迟电路903和904，其中延迟电路903的输入上升沿到输出上升沿延迟时间为t_rd3，输入下降沿到输出下降沿延迟时间为t_fd3，延迟电路904的输入上升沿到输出上升沿延迟时间为t_rd4，输入下降沿到输出下降沿延迟时间为t_fd4。

在输入信号I为高电平触发脉冲的情况下，t_rd3＜t_fd3且t_fd4＜＜t_rd4。

示例性地，t_fd4为t_rd4的1/20、1/30、1/40、1/50，优选地，为1/100。然而不限于此，t_fd4与t_rd4之间的对应关系可以根据需要来调整。

备选地，在输入信号I为高电平触发脉冲的情况下，t_rd3＞t_fd3且t_rd4＞t_fd4。

在输入信号I为低电平触发脉冲的情况下，t_fd3＜t_rd3且t_rd4＜＜t_fd4。

如上所述，示例性地，t_rd4为t_fd4的1/20、1/30、1/40、1/50，优选地，为1/100。然而不限于此，t_fd4与t_rd4之间的对应关系可以根据需要来调整。

备选地，在输入信号I为低电平触发脉冲的情况下，t_fd3＞t_rd3且t_fd4＞t_rd4。

在示例性实施例中，信号堆积校正电路还可以包括另外的二选一电路MUX3(例如，图9中的905)，以便当EN为高电平时，MUX3选通IN1的输入端，输出Y与输入I相同，此时，PUC电路功能被屏蔽。当EN为低电平时，MUX3选通IN0的输入端，输出Y与节点b的信号相同，此时PUC电路正常工作。

为了便于描述，已将将参考图9中的所示的信号堆积校正电路进行阐述。

图11示意性示出了根据本公开实施例的信号堆积校正电路的第二实施例中的两种延迟电路的电路图。其中，图11中的(a)示出了图9中的延时电路903的电路图，图11中的(b)示出了图9中的延时电路904的电路图。

在图11中的(a)中，R1阻值比PMOS晶体管MP4和NMOS晶体管MN4的导通电阻大得多，节点a的电位从低变高时，流过PMOS晶体管MP4的电流直接对C1进行充电，充电时间常数为C1和MP4导通电阻的乘积；当节点a的电位由高变低时，电容C1上的电荷要经过R1进行放电，放电时间常数约为R1与C1的乘积。电路中电阻R1可以用工作于线性区的MOS管替代；C1也可以用MOS电容替代。

图11中的(b)中，电路的节点a的充电时间常数比放电时间常数更大，因为R1只存在于充电回路。可以通过对图11中的(b)中的R1阻值和C1容值的进行调节实现对t_fd4和t_rd4的调节。

图12示意性示出了根据本公开实施例的信号堆积校正电路的输出和输出波形图。

现在，根据输入信号的脉宽特征，对图9中的PUC电路工作原理说明如下：

①当无信号输入时，MUX1、MUX2、MUX3的输入皆为低电平，无论它们的S端为低电平或高电平，它们的输出只能是低电平，也即a，b，Y节点为低电平。由于b节点为低电平，因此节点c，d也为低电平。

②当t_w＜t_rd3+t_rd4时，由于d点之前的状态为低电平，输入信号上升沿到来时输出端b也将随之变高。节点b的上升沿需要延迟t_rd3+t_rd4才会出现在节点d，但又因为输入信号的脉宽t_w＜t_rd3+t_rd4，因此节点d的电位将一直保持为低；因此，MUX1、MUX2的IN0输入端一直被选通，所以节点b的脉冲宽度和输入节点I的脉冲宽度相同。

③当t_rd3+t_rd4＜t_w＜t_rd3+t_rd4+t_fd3+t_fd4时，节点b的上升沿需要延迟t_rd3+t_rd4时间后就出现在节点d，当节点d为高电平时，MUX1、MUX2的IN1输入被选通，节点a、b变低电平。但由于节点b的下降沿要经过t_fd3+t_fd4后才出现在节点d，但当节点b变为低电平前输入的高电平脉冲已变为低电平，因此，节点b电位在t_rd3+t_rd4时刻之后的时间里一直保持为低电平。此种情况，节点脉冲宽度为t_rd3+t_rd4。

④t_w＞t_rd3+t_rd4+t_fd3+t_fd4时，由③的分析可知，节点b在t_rd3+t_rd4时刻变为低电平，节点d在t_rf3+t_rf4时刻至t_rd3+t_rd4+t_fd3+t_fd4时刻的这段时间保持为高电平，当节点d为高电平时，MUX1和MUX2的IN1输入端被选通，输出节点b的电位等于节点e的电位，也即为低电平。在t_rd3+t_rd4+t_fd3+t_fd4时刻之后，节点d变为低电位，MUX1、MUX2重新选通IN0输入端，输出节点b又恢复到与输入端I相同的高电平。

堆积校正电路关键节点I、b、d的时序图如图12所示。当EN为低电位时，MUX3选通IN0的输入端，输出节点Y的波形和节点b的波形相同。

基于以上描述可知，信号堆积校正电路的功能是：

①当输入脉冲宽度t_in不大于信号堆积校正电路的窗口时间t_p时，信号堆积校正电路输出一个脉冲，其输出脉冲宽度也不大于t_p。

②当输入脉冲宽度t_in大于t_p时，信号堆积校正电路输出n个脉冲。其中也即n为比t_in/t_p大的最小整数。

这里，t_p为PUC电路的固有窗口时间，它可以通过配置电路进行调节。对于一个m个能区的像素型光子计数器芯片，要求高能区甄别器对应的PUC电路的窗口时间不大于低能区的窗口时间。

在图9的实施例中，t_p可以等于t_rd3+t_rd4+t_fd3+t_fd4。

由此可知，信号堆积校正电路是基于其窗口时间对堆叠的输入脉冲信号进行拆分，由此将堆叠的输入脉冲输入信号拆分成多个非堆叠的信号，由此以便于计数器对输入信号进行正确的计数。

通过利用根据本申请实施例的信号堆积校正电路对芯片计数率的非线性校正，可以实现芯片在更高计数率条件下工作而不至于芯片饱和。

图13示意性示出了根据本公开实施例的利用信号堆积校正电路前后的输入计数率与输出计数率之间的关系的图。

如图13所示，通过利用根据本申请实施例的信号堆积校正电路校正的计数率的线性可以得到进一步提高，最大计数率也可以得到进一步提高。

图14示意性示出了根据本公开实施例的利用信号堆积校正电路前后的低能区和高能区计数率的比较。

图14中所示的曲线为具有信号堆积校正功能的光子计数器芯片的计数率实验数据，主要实验条件如下：

①探测器为碲锌镉(CZT)探测器，探测器的像素大小为1mm²。

②芯片的成形时间为200ns，增益为380mv/fC。

③芯片具有两个能区，低能区阈值对应的x射线能量为18keV，高能区阈值对应的x射线能量为79keV，

④x光机距探测器的距离为1m，x光机的最大输出射线能量为160keV。

实验方法如下：

由于X光机的电流和输入计数率成正比，通过扫描x光机的电流大小观察芯片输出计数率的变化。

实验结果如图14中的(a)和(b)所示。从图14中可以看出，对于低能区的输出计数率，当x光机电流较低也即输入计数率较低时，有堆积校正电路和无堆积校正电路两种情况的计数率接近；当x光机电流较高也即输入计数率较高时，输出计数率有较大差异；开启堆积校正电路后，输出计数率的线性和最大计数率都有明显的提高。对于高能区的输出计数率，由于x光机的高能能区的x射线的数量通常比低能能区的数量少得多，信号堆积也较低能的堆积少得多，因此堆积校正电路对高能区计数率的改善不明显，但也有改善。

对于x射线成像***，图像的丝分辨、物质识别能力、穿透力，线对等指标，通过本堆积校正方法校正后均可以得到改善。

尽管以上实施例是以像素型光子单计数器芯片为例进行描述的，但是本领域技术人员应当理解，本公开中阐述的技术方案也可以用于与只有一个通路的芯片中或者其它任何合适的电路中。

以上描述是以硬件为主体进行阐述的，但是本领域技术人员应当理解，相应硬件能够对应地执行相应的方法。

为了简化描述，在此不再对硬件电路所执行的功能和方法进行详细阐述。

本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。本公开的范围由所附权利要求及其等同物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种探测器模块，包括：

探测器；以及

读出电路，用于读出所述探测器的电信号并对所述电信号进行计数，所述读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，

所述读出电路还包括信号堆积校正电路，所述信号堆积校正电路连接在所述甄别器和所述计数器之间，以用于在由所述成形电路输出的信号堆积的情况下，基于所述信号堆积校正电路的预定窗口时间对所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数，

其中，所述信号堆积校正电路包括延迟电路，所述延迟电路具有输入端和输出端，

其中，所述信号堆积校正电路的预定窗口时间等于所述延迟电路的输入上升沿到输出上升沿的延迟时间与所述延迟电路的输入下降沿到输出下降沿的延迟时间之和。

2.根据权利要求1所述的探测器模块，其中，所述信号堆积校正电路还包括：

至少一个第一二选一电路，具有第一输入端IN0、第二输入端IN1、选通输入端S以及输出端Q；

其中，所述至少一个第一二选一电路中的所述第一输入端IN0与所述甄别器的输出端连接，所述至少一个第一二选一电路中的所述选通输入端S与所述延迟电路的所述输出端连接，并且所述至少一个第一二选一电路中的所述输出端Q与所述延迟电路的所述输入端连接。

3.根据权利要求2所述的探测器模块，所述信号堆积校正电路还包括：第二二选一电路，用于选择所述信号堆积校正电路在所述读出电路中起校正作用还是不在所述读出电路中起校正作用，其中

所述第二二选一电路的第一输入端IN0与所述至少一个第一二选一电路的输出端Q连接，所述第二二选一电路的第二输入端IN1与所述甄别器的输出端连接。

4.根据权利要求2所述的探测器模块，其中，

在由所述甄别器输出的信号为高电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间大于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持低电平；或者

在由所述甄别器输出的信号为低电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间小于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持高电平。

5.根据权利要求1所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以下操作：

在由所述读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以所述信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得所述计数器对其进行计数。

6.根据权利要求1所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以下操作：

在由所述读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以所述信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得所述计数器对其进行计数。

7.根据权利要求1所述的探测器模块，其中，

所述预定窗口时间能够通过对所述信号堆积校正电路进行配置来调节。

8.根据权利要求1所述的探测器模块，其中，

在所述读出电路具有多个能区的情况下，与高能区的甄别器相对应的信号堆积校正电路的预定窗口时间小于或等于与低能区的甄别器相对应的信号堆积校正电路的预定窗口时间。

9.一种在探测器模块中执行的信号计数校正方法，所述方法包括：

在由所述探测器模块中的读出电路中的成形电路输出的信号堆积的情况下，通过设置在所述读出电路中的甄别器和计数器之间的信号堆积校正电路，基于所述信号堆积校正电路的预定窗口时间对在所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数，

其中，所述信号堆积校正电路的预定窗口时间等于所述信号堆积校正电路中的延迟电路的输入上升沿到输出上升沿的延迟时间与所述延迟电路的输入下降沿到输出下降沿的延迟时间之和。

10.根据权利要求9所述的信号计数校正方法，其中，

在由所述读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间大于所述延迟电路的输入下降沿到输出下降沿的延迟时间；以及

在由所述甄别器输出的信号为低电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间小于所述延迟电路的输入下降沿到输出下降沿的延迟时间。

11.根据权利要求10所述的信号计数校正方法，其中，基于所述信号堆积校正电路的预定窗口时间对在所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正以使所述计数器对经校正的信号进行计数包括如下操作：

在由所述读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以所述信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对所述信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值进行计数。

12.根据权利要求11所述的信号计数校正方法，其中，基于所述信号堆积校正电路的预定窗口时间对在所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正以使所述计数器对经校正的信号进行计数包括如下操作：

在由所述读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以所述信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对所述信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及

以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值进行计数。

13.根据权利要求9所述的信号计数校正方法，其中，

所述预定窗口时间能够通过对所述信号堆积校正电路进行配置来调节。

14.根据权利要求9所述的信号计数校正方法，其中，

在所述读出电路具有多个能区的情况下，与高能区的甄别器相对应的信号堆积校正电路的预定窗口时间小于或等于与低能区的甄别器相对应的信号堆积校正电路的预定窗口时间。

15.一种X射线成像***，包括根据权利要求1至8中的任一项所述的探测器模块。