CN112909161B - 一种具有缓冲层的低功耗的相变存储单元及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有缓冲层的低功耗的相变存储单元及其制备方法，属于微纳米电子技术领域。一种具有缓冲层的低功耗的相变存储单元包括衬底以及依次设置在衬底上的底电极、绝缘层和顶电极，绝缘层中具有连通顶电极和底电极的通孔，通孔内依次设置有加热电极、缓冲层和相变材料功能层，加热电极的下表面与底电极接触，相变材料功能层的上表面与顶电极接触，缓冲层材料为CuSbM2，其中，M为S或者Se。由于硫系化合物材料CuSbM2(M＝S,Se)具有较高的电导率和较低的热导率，当其作为缓冲层，可以在不影响相变存储器单元性能的前提下，阻止相变材料功能层向外的热传导，与未采用缓冲材料层的器件操作功耗有了明显的降低。
Description
技术领域
本发明涉及微纳米电子技术领域，特别涉及一种具有缓冲层的低功耗的相变存储单元及其制备方法。
背景技术
随着科技发展导致的数据量呈指数式增长，海量的数据需要速度更快、容量更大的存储器来处理和存放，而且发展更高密度，更高速度的存储器也是国家在当前中美关系情况下的迫切需要；传统的非易失固态存储虽然通过一些工艺结构上的改进可以在容量上可以做到满足基本要求，但是其读写速度相对较慢，使得其与速度很快但容量较小的内存之间存在一个较大的空白，这个空白需要容量较大和速度较快的新型存储来填补。而最新的研究表明，三维堆叠的相变存储交叉阵列是最有希望的候选者，相比其他新型存储技术，其较好的CMOS工艺兼容性、耐用性、稳定性等优异性能使得其备受关注。
相变存储器的存储原理是利用电脉冲产生的焦耳热使得相变存储材料单元在阻态较低的晶态和阻态较高的非晶态之间切换。这两个过程的能耗相对其他类型的存储较高，因此，传统相变存储器中存在较大的热量耗散。目前减小相变存储器件功耗的方案主要围绕在相变材料上，比如相变材料掺杂改性等。
发明内容
为了降低操作功耗，减少热量耗散，本发明实施例提供了一种具有缓冲层的低功耗的相变存储单元及其制备方法。所述技术方案如下：
一方面，本发明实施例提供了一种具有缓冲层的低功耗的相变存储单元，所述相变存储单元包括：
衬底以及依次设置在衬底上的底电极、绝缘层和顶电极，所述绝缘层中具有连通所述顶电极和所述底电极的通孔，所述通孔内依次设置有加热电极、缓冲层和相变材料功能层，所述加热电极的下表面与所述底电极接触，所述相变材料功能层的上表面与所述顶电极接触，所述缓冲层材料为CuSbM2，其中，M为S或者Se。
可选地，所述缓冲层的厚度为5～10nm。
可选地，所述加热电极的宽度小于所述缓冲层的宽度，所述相变材料功能层的宽度与所述缓冲层的宽度相同。
可选地，所述顶电极靠近所述相变材料功能层的一侧具有凸出部，所述凸出部的端面与所述相变材料功能层接触。
可选地，所述凸出部的宽度小于所述相变材料功能层的宽度。
另一方面，本发明实施例还提供了一种具有缓冲层的低功耗的相变存储单元的制备方法，包括：
在衬底上形成底电极；
在所述底电极上制备绝缘层，对所述绝缘层进行图形化得到通孔，并通过所述通孔暴露出所述底电极，在所述通孔内依次制备加热电极、缓冲层和相变材料功能层，所述缓冲层材料为CuSbM2，其中，M为S或者Se；
制备顶电极。
可选地，所述缓冲层的厚度为5～10nm。
可选地，在所述底电极上制备绝缘层，对所述绝缘层进行图形化得到通孔，并通过所述通孔暴露出所述底电极，在所述通孔内依次制备加热电极、缓冲层和相变材料功能层，包括：
在所述底电极上制备第一绝缘层，对所述第一绝缘层进行图形化得到第一通孔，在第一通孔内制备加热电极；
在所述第一绝缘层上制备第二绝缘层，对所述第二绝缘层进行图形化得到第二通孔，在第二通孔内依次制备缓冲层和相变材料功能层，所述第二通孔的宽度大于所述第一通孔宽度。
可选地，制备顶电极，包括：
在所述第二绝缘层上制备第三绝缘层，对所述第三绝缘层进行图形化得到第三通孔，在第三通孔内制备顶电极的凸出部；
在所述第三绝缘层上制备顶电极层，所述顶电极层与所述凸出部构成所述顶电极。
可选地，所述第三通孔的宽度小于所述第二通孔的宽度。
本发明实施例提供的技术方案带来的有益效果至少包括：
(1)本申请的实施例中的相变存储器单元采用硫系化合物材料CuSbM2(M＝S,Se)作为缓冲层，由于硫系化合物材料CuSbM2(M＝S,Se)具有较高的电导率和较低的热导率，当其作为缓冲层，可以在不影响相变存储器单元性能的前提下，阻止相变材料功能层向外的热传导，与未采用缓冲材料层的器件操作功耗有了明显的降低。
(2)本申请对加热电极和顶电极的结构进行了优化，通过减少了加热电极的宽度，减少加热电极的热量损耗，同时，通过减少顶电极与相变材料功能层的接触面积，减少相变材料功能层向外的热传导，提高热量的利用率，从而减少器件操作功耗。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种具有缓冲层的低功耗的相变存储单元的结构示意图；
图2是包含本发明实施例提供的具有缓冲层的低功耗的相变存储单元的器件在Reset操作过程中的单元电阻随操作电压变化的曲线图；
图3是包含本发明实施例提供的具有缓冲层的低功耗的相变存储单元的器件在Set操作过程中的单元电流随操作电压变化的曲线图；
图4是本发明实施例提供的一种具有缓冲层的低功耗的相变存储单元的制备方法的流程图；
图5是本发明实施例提供的另一种具有缓冲层的低功耗的相变存储单元的制备方法的流程图。
附图说明：
衬底100、底电极200、绝缘层300、顶电极500、加热电极401、缓冲层402、相变材料功能层403
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种具有缓冲层的低功耗的相变存储单元。图1是本发明实施例提供的一种具有缓冲层的低功耗的相变存储单元的结构示意图，如图1所示，相变存储单元包括：
衬底100以及依次设置在衬底100上的底电极200、绝缘层300和顶电极500，绝缘层300中连通顶电极500和底电极200的通孔，通孔内依次设置有加热电极401、缓冲层402和相变材料功能层403，加热电极401的下表面与底电极200接触，相变材料功能层403的上表面与顶电极500接触，缓冲层402材料为CuSbM2，其中，M为S或者Se。
可选地，缓冲层402的厚度为5～10nm。
本申请的实施例中采用硫系化合物材料CuSbM2(M＝S,Se)作为缓冲层402的相变存储器单元，由于硫系化合物材料CuSbM2(M＝S,Se)具有较高的电导率和较低的热导率，当其作为缓冲层402，可以在不影响相变存储器单元性能的前提下，阻止相变材料功能层403向外的热传导，与未采用缓冲材料层的器件操作功耗有了明显的降低。
图2是包含本发明实施例提供的具有缓冲层的低功耗的相变存储单元的器件在Reset操作过程中的单元电阻随操作电压变化的曲线图，图3是包含本发明实施例提供的具有缓冲层的低功耗的相变存储单元的器件在Set操作过程中的单元电流随操作电压变化的曲线图。本发明提供的带有硫系化合物材料CuSbM2(M＝S,Se)缓冲层402材料的相变存储器件的Reset和Set过程中的电阻和电流随操作电压变化的曲线是采用Agilent-B1500A半导体器件测试仪来获得的。
如图2及图3中所采用的电压脉冲脉宽均为50ns。图2表示的是器件在Reset操作过程中的单元电阻随操作电压变化的曲线，Reset操作采用的电压脉冲脉宽均为50ns，很明显，加入缓冲层CuSbS2和CuSbSe2的相变存储器件单元的Reset电压相比未加入缓冲层的器件都有所降低，其中加入缓冲层CuSbS2相变器件Reset电压由1.5V降低到1V左右，而加入缓冲层CuSbSe2相变器件Reset电压降低到1.2V左右。图3表示的是器件在Set操作过程中的器件电压随操作电流变化的曲线，从图3中可以看出，在加入了缓冲层402的器件的Set电流也有所降低，加入缓冲层CuSbS2和CuSbSe2的器件单元的Set电流分别约为9.9μA和7.5μA，相比纯GST器件分别降低了1.5μA和4μA。由此可见，在添加了硫系化合物CuSbM2(M＝S,Se)缓冲层402材料之后，器件的整体操作功耗得到了降低。
在一些实施例中，如图1所示，加热电极401的宽度d1小于缓冲层402的宽度d2，相变材料功能层403的宽度与缓冲层402的宽度相同。通过减少了加热电极401的宽度d1，减少加热电极401的热量损耗。
在一些实施例中，顶电极500靠近相变材料功能层403的一侧具有凸出部，凸出部的端面与相变材料功能层403接触。
可选地，凸出部的宽度d3小于相变材料功能层403的宽度d2。通过减少顶电极500与相变材料功能层403的接触面积，减少相变材料功能层403向外的热传导，提高热量的利用率，从而减少器件操作功耗。
可选地，衬底100选择可以是ITO导电玻璃或表面覆盖有Ni/Au、Ti/Au、Ag、Ti/Pt等导电薄膜的任意衬底100。
可选地，底电极200和顶电极500的材料可以为钨、钛钨、钛铂、镍金等金属材料，底电极200的厚度在10nm-200nm之间。
图4是本发明实施例提供的一种具有缓冲层的低功耗的相变存储单元的制备方法的流程图，如图4所示，该方法包括：
步骤S11：在衬底100上形成底电极200。
可选地，衬底100可以是ITO导电玻璃或表面覆盖有Ni/Au、Ti/Au、Ag、Ti/Pt等导电薄膜的任意衬底100。
可选地，底电极200的材料可以为钨、钛钨、钛铂、镍金等金属材料，底电极200的厚度在10nm-200nm之间。
步骤S12：在底电极200上制备绝缘层，对绝缘层进行图形化得到通孔，并通过通孔暴露出底电极200，在通孔内依次制备加热电极401、缓冲层402和相变材料功能层403，所述缓冲层材料为CuSbM2，其中，M为S或者Se。
可选地，缓冲层402的厚度为5～10nm，以使得缓冲层有合适的阻值，避免缓冲层和相变材料阻值差别过大导致的擦写问题。
可选地，绝缘材料层的绝缘材料可以是致密的二氧化硅或者氧化铝等其他绝缘材料。
可选地，相变材料功能层403的相变材料可为锗碲、锑碲、锗锑碲等相变材料中的一种或两种及以上的混合。
步骤S13：制备顶电极500。
可选地，顶电极500的材料可以为钨、钛钨、钛铂、镍金等金属材料。
本申请的实施例中采用硫系化合物材料CuSbM2(M＝S,Se)作为缓冲层402的相变存储器单元，由于硫系化合物材料CuSbM2(M＝S,Se)具有较高的电导率和较低的热导率，当其作为缓冲层，可以在不影响相变存储器单元性能的前提下，阻止相变材料功能层403向外的热传导，与未采用缓冲材料层的器件操作功耗有了明显的降低。
图5是本发明实施例提供的一种具有缓冲层的低功耗的相变存储单元的制备方法的流程图，如图5所示，该方法包括：
步骤S100：在衬底100上形成底电极200。
具体地，使用磁控溅射或者电子束蒸发在衬底100上蒸镀一层金属导电层，作为底电极200。
步骤S200：参见图1，在底电极200上制备第一绝缘层301，对第一绝缘层301进行图形化得到第一通孔，在第一通孔内制备加热电极401。具体地可以包括：
步骤S210：在底电极200上制备第一绝缘层301。可以是使用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、磁控溅射或原子层沉积(Atomic layer deposition，ALD)在底电极200上生长一层绝缘材料，作为第一绝缘层301。
步骤S220：结合光刻或者其他掩模工艺，将图形转移到第一绝缘层301上。利用刻蚀的方法，刻蚀出第一通孔，此处刻蚀的深度应当略过刻蚀，以保证底电极200可以裸露出来。
步骤S230：利用磁控溅射或化学气相沉积(Chemical Vapor Deposition，CVD)等薄膜沉积工艺在第一通孔中填充加热电极401，填充完成后利用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)进行表面平整化完成加热电极401的制备。
步骤S300：在第一绝缘层301上制备第二绝缘层302，对第二绝缘层302进行图形化得到第二通孔，在第二通孔内依次制备缓冲层402和相变材料功能层403，第二通孔的宽度大于第一通孔宽度。
由于减少了加热电极401的宽度d1，从而减少加热电极401的热量损耗，降低了操作功耗。具体地可以包括：
步骤S310，在底电极200上制备第二绝缘层302。可以是使用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、磁控溅射或原子层沉积(Atomic layer deposition，ALD)在底电极200上生长一层绝缘材料，作为第二绝缘层302。
步骤S320，结合光刻或者其他掩模工艺，将图形转移到第二绝缘层302上。利用刻蚀的方法，刻蚀出第二通孔，将图形区域刻蚀至露出加热电极401即完成第二通孔的制备。
步骤S330，在第二通孔中填充硫系化合物材料CuSbM2(M＝S,Se)作为缓冲层402，优选厚度为5-10nm，然后用剥离工艺将非图形区域材料去除。
在一些实施例中，可以利用磁控溅射种Cu2M(M＝S,Se)和Sb2M3(M＝S,Se)共溅射的薄膜制备方法填充硫系化合物材料CuSbM2(M＝S,Se)。
进一步地，缓冲层402材料填充完成后要进行退火处理以使缓冲层402具有良好的结晶性。
特别的，可选择在Sb2M3(M＝S,Se)氛围中退火，例如将CuSbS2置于Sb2S3氛围中480℃退火5h以上，后续需使用氢氧化钾溶液对残留的Sb2S3进行选择性刻蚀。
步骤S340，在第二通孔中在缓冲层402上填充相变材料作为相变材料功能层403，然后用剥离工艺将非图形区域材料去除。
步骤S400：在第二绝缘层302上制备第三绝缘层303，对第三绝缘层303进行图形化得到第三通孔，在第三通孔内依次制备顶电极500的凸出部。
顶电极500靠近相变材料功能层403的一侧具有凸出部，凸出部的端面与相变材料功能层403接触。具体地可以包括：
步骤S410：在第二绝缘层302上制备第三绝缘层303。可以是使用等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、磁控溅射或原子层沉积(Atomic layer deposition，ALD)在第二绝缘层302上生长一层绝缘材料，第三绝缘层303。
步骤S420：结合光刻或者其他掩模工艺，将图形转移到第三绝缘层303上。利用刻蚀的方法，刻蚀出第三通孔，将图形区域刻蚀至露出相变材料功能层403即完成第三通孔的制备。
步骤S430：利用磁控溅射、电子束蒸镀(Electron Beam Evaporation)或化学气相沉积(Chemical Vapor Deposition，CVD)等薄膜沉积工艺在第三通孔中填充顶电极500材料，填充完成后利用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)进行表面平整化完成顶电极500凸出部的制作。
可选地，第三通孔的宽度小于第二通孔的宽度，使得凸出部的宽度d3小于相变材料功能层403的宽度d2。通过减少顶电极500与相变材料功能层403的接触面积，减少相变材料功能层403向外的热传导，提高热量的利用率，从而减少器件操作功耗。
步骤S500：在第三绝缘层303上制备顶电极500，顶电极500与凸出部构成顶电极500。
使用磁控溅射或者电子束蒸发在样品上蒸镀金属导电层，其厚度在10nm-500nm之间，利用剥离工艺去除非图形区域的材料完成顶电极500的制备。
可选地，顶电极500的材料可以为钨、钛钨、钛铂、镍金等金属材料。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种具有缓冲层的相变存储单元，其特征在于，所述相变存储单元包括：
衬底以及依次设置在衬底上的底电极、绝缘层和顶电极，所述绝缘层中具有连通所述顶电极和所述底电极的通孔，所述通孔内依次设置有加热电极、缓冲层和相变材料功能层，所述加热电极的下表面与所述底电极接触，所述相变材料功能层的上表面与所述顶电极接触，所述缓冲层材料为CuSbM2，其中，M为S或者Se。
2.根据权利要求1所述的相变存储单元，其特征在于，所述缓冲层的厚度为5～10nm。
3.根据权利要求1或2所述的相变存储单元，其特征在于，所述加热电极的宽度小于所述缓冲层的宽度，所述相变材料功能层的宽度与所述缓冲层的宽度相同。
4.根据权利要求1或2所述的相变存储单元，其特征在于，所述顶电极靠近所述相变材料功能层的一侧具有凸出部，所述凸出部的端面与所述相变材料功能层接触。
5.根据权利要求4所述的相变存储单元，其特征在于，所述凸出部的宽度小于所述相变材料功能层的宽度。
6.一种具有缓冲层的相变存储单元的制备方法，其特征在于，包括：
在衬底上形成底电极；
在所述底电极上制备绝缘层，对所述绝缘层进行图形化得到通孔，并通过所述通孔暴露出所述底电极，在所述通孔内依次制备加热电极、缓冲层和相变材料功能层，所述缓冲层材料为CuSbM2，其中，M为S或者Se；
制备顶电极。
7.根据权利要求6所述的制备方法，其特征在于，所述缓冲层的厚度为5～10nm。
8.根据权利要求6或7所述的制备方法，其特征在于，在所述底电极上制备绝缘层，对所述绝缘层进行图形化得到通孔，并通过所述通孔暴露出所述底电极，在所述通孔内依次制备加热电极、缓冲层和相变材料功能层，包括：
在所述底电极上制备第一绝缘层，对所述第一绝缘层进行图形化得到第一通孔，在第一通孔内制备加热电极；
在所述第一绝缘层上制备第二绝缘层，对所述第二绝缘层进行图形化得到第二通孔，在第二通孔内依次制备缓冲层和相变材料功能层，所述第二通孔的宽度大于所述第一通孔宽度。
9.根据权利要求8所述的制备方法，其特征在于，制备顶电极，包括：
在所述第二绝缘层上制备第三绝缘层，对所述第三绝缘层进行图形化得到第三通孔，在第三通孔内制备顶电极的凸出部；
在所述第三绝缘层上制备顶电极层，所述顶电极层与所述凸出部构成所述顶电极。
10.根据权利要求9所述的制备方法，其特征在于，所述第三通孔的宽度小于所述第二通孔的宽度。
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