CN112908380A - 自我校正式***单晶片 - Google Patents
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Abstract
本发明提出一种自我校正式***单晶片，包含一半导体基板、包含多个动态随机存取存储器、一校正电路与一功能性电路的至少一硅智财电路、一循环振荡器与一控制电路。每一动态随机存取存储器具有一粗调电容值与一粗调电阻值，校正电路具有细调电容值与细调电阻值。循环振荡器传送振荡时脉信号给控制电路，以选取粗调电容值、粗调电阻值、细调电容值与细调电阻值，并将此提供给功能性电路，以调整功能参数。本发明利用动态随机存取存储器的较大的电容值与电阻值，配合较小的电容值与电阻值，增加电路操作范围，并减少所需要的芯片面积。
Description
技术领域
本发明涉及一种***单晶片，特别是一种自我校正式***单晶片。
背景技术
在制作芯片时，常会因为不同晶圆或所处的晶圆位置造成每颗芯片都会有制程漂移的效应，因此，在类比电路设计与射频电路设计中往往会包含大量的电阻、电容与电感元件，甚至为了避免制程变异，在每个硅智财(Silicon Intellectual Property，SIP)设计都会加入各式各样的校正机制。最常见的莫过于利用电阻与电容来增加电路操作范围，当电路特性漂移时仍然能通过校准的机制调整回原本的特性。
举例来说，在无线射频识别(radio frequency Identification,RFID)***中，一读取器利用自身天线将调变信号送出，而一信号接收器利用具有和读取器的天线相同共振频率的天线接收并解调调变信号。然而因为信号接收器的电感、电容值的误差，信号接收器的天线的共振频率和读取器的天线的共振频率之间通常有误差，导致无线射频识别***的运作距离变短。因此，信号接收器的设计者在面对集成电路的制程漂移时，很难设计出运作良好的信号接收器。但电阻与电容元件在设计上，会使用非常多的芯片面积而使得制造成本增加，因此如何能降低成本又维持应有的电路效能将成为一个重要的课题。
发明内容
本发明的主要目的，在于提供一种自我校正式***单晶片，利用动态随机存取存储器的较大且占有小面积的电容值与电阻值，配合较小的电容值与电阻值，避免制程漂移的问题，增加电路操作范围，同时减少所需要的芯片面积。
为达上述目的，本发明提供一种自我校正式***单晶片，包含一半导体基板、包含多个动态随机存取存储器、一校正电路与一功能性电路的至少一硅智财(SiliconIntellectual Property，SIP)电路、一循环振荡器与一控制电路。所有动态随机存取存储器设在半导体基板上，每一动态随机存取存储器具有一粗调电容值与一粗调电阻值。校正电路设在半导体基板上，校正电路具有多个细调电容值与多个细调电阻值。功能性电路设在半导体基板上，并电连接所有动态随机存取存储器与校正电路，功能性电路具有一功能参数。循环振荡器设在半导体基板上，循环振荡器在一预设时段内产生一振荡时脉信号。控制电路设在半导体基板上，并电连接循环振荡器、所有动态随机存取存储器与校正电路，控制电路接收振荡时脉信号，并计算振荡时脉信号的脉冲(pulse)的数量。在脉冲的数量大于或小于一预设值时，控制电路根据脉冲的数量与预设值控制所有动态随机存取存储器与校正电路选取粗调电容值、粗调电阻值、细调电容值与细调电阻值，并将此提供给功能性电路，功能性电路根据被选取的粗调电容值、粗调电阻值、细调电容值与细调电阻值，调整功能参数。
在本发明的一实施例中，每一动态随机存取存储器还包含一垂直电阻器、一第一晶体管开关与一垂直电容器。垂直电阻器设在半导体基板上，垂直电阻器具有粗调电阻值。第一晶体管开关设在半导体基板上，第一晶体管开关具有一第一控制电极、一第一连接电极与一第二连接电极，第一连接电极通过垂直电阻器电连接功能性电路，第一控制电极电连接控制电路。垂直电容器设在半导体基板上，并电连接第二连接电极与一电压端，垂直电容器具有粗调电容值。在控制电路开启第一晶体管开关时，功能性电路根据垂直电阻器的粗调电阻值与垂直电容器的粗调电容值，调整功能参数。
在本发明的一实施例中，校正电路还包含多个校正器，其设在半导体基板上，所有校正器分别具有所有细调电容值，且分别具有所有细调电阻值，所有校正器电连接控制电路与功能性电路。在脉冲的数量大于或小于预设值时，控制电路根据脉冲的数量与预设值控制所有校正器选取细调电容值与细调电阻值。
在本发明的一实施例中，每一校正器还包含一第二晶体管开关、一水平电阻器与一水平电容器。第二晶体管开关设在半导体基板上，第二晶体管开关具有一第二控制电极、一第三连接电极与一第四连接电极，第二控制电极电连接控制电路，第三连接电极电连接功能性电路。水平电阻器与水平电容器设在半导体基板上，水平电阻器具有细调电阻值，水平电容器具有细调电容值，水平电阻器连接一电压端，并电串联水平电容器，水平电容器电连接第二晶体管开关的第四连接电极。在控制电路开启第二晶体管开关时，功能性电路根据水平电阻器的细调电阻值与水平电容器的细调电容值，调整功能参数。
在本发明的一实施例中，控制电路还包含一计数器与一译码器。此计数器设在半导体基板上，此计数器电连接循环振荡器，此计数器接收振荡时脉信号，在预设时段内，此计数器根据脉冲的上缘或下缘，计算脉冲的数量，以产生一组数位值。译码器设在半导体基板上，译码器电连接此计数器、所有动态随机存取存储器与校正电路，译码器接收此组数位值，以据此与预设值控制所有动态随机存取存储器与校正电路选取粗调电容值、粗调电阻值、细调电容值与细调电阻值，并将此提供给功能性电路。
在本发明的一实施例中，计数器为移位暂存器(shift register)。在本发明的一实施例中，循环振荡器还接收一参考时脉信号，预设时段为参考时脉信号的周期，且振荡频率大于参考时脉信号的参考频率。
在本发明的一实施例中，循环振荡器还电连接一石英晶体振荡器，石英晶体振荡器产生参考时脉信号。
在本发明的一实施例中，在脉冲的数量小于预设值时，控制电路与功能性电路降低功能参数，在脉冲的数量大于预设值时，控制电路与功能性电路增加功能参数。
在本发明的一实施例中，粗调电容值与粗调电阻值形成一第一时间常数，细调电容值与细调电阻值形成一第二时间常数，第一时间常数除以第二时间常数的数值大于或等于10。
在本发明的一实施例中，功能性电路为类比电路、射频电路、数位电路、处理器、静态随机存取存储器或快闪存储器。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的自我校正式***单晶片的一实施例的结构剖视图；
图2为本发明的自我校正式***单晶片的一实施例的电路示意图；
图3为本发明的振荡时脉信号与参考时脉信号的波形图；
符号说明：
10、半导体基板，12、动态随机存取存储器，13、校正电路，14、功能性电路，15、硅智财电路，16、循环振荡器，18、控制电路，22、石英晶体振荡器，24、第一晶体管开关，26、垂直电阻器，28、垂直电容器，30、绝缘层，32、第一导电通孔，34、第二导电通孔，36、第三导电通孔，37、校正器，38、第二晶体管开关，40、水平电阻器，42、水平电容器，44、计数器，46、译码器。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
当一个元件被称为“在…上”时，它可泛指该元件直接在其它元件上，也可以是有其它元件存在于两者之中。相反地，当一个元件被称为“直接在”另一元件，它是不能有其它元件存在于两者的中间。如本文所用，词汇“及/或”包含了列出的关联项目中的一个或多个的任何组合。
下文中关于“一个实施例”或“一实施例”的描述指关于至少一实施例内所相关连的一设定元件、结构或特征。因此，下文中多处出现的“一个实施例”或“一实施例”的多个描述并非针对同一实施例。再者，一或多个实施例中的设定构件、结构与特征可根据一适当方式而结合。
以下请参阅图1、图2与图3，并介绍本发明的自我校正式***单晶片(System on aChip,Soc)的一实施例。在此实施例中，自我校正式***单晶片包含一半导体基板10、包含多个动态随机存取存储器12、一校正电路13与一功能性电路14的至少一硅智财(SiliconIntellectual Property，SIP)电路15、一循环振荡器16与一控制电路18。硅智财电路15的数量可为多个，每一硅智财电路15包含多个动态随机存取存储器12、一校正电路13与一功能性电路14。在此实施例中，硅智财电路15的数量以一为例，其可为类比电路、射频电路、数位电路、处理器、静态随机存取存储器或快闪存储器，循环振荡器16可为环振荡器，但本发明不以此为限。具体而言，输入输出口(I/O port)、包含所有动态随机存取存储器12、校正电路13与功能性电路14的硅智财电路15、循环振荡器16与控制电路18均位于同一个半导体基板10上。在***级封装(SiP)中，主要是将不同功能的晶粒(die)封装在同一个封装(package)内，以增加无法避免的寄生杂散效应而降低效能，且制造成本也较高。此外，在***级封装中，每个硅智财(Silicon Intellectual Property，SIP)电路的内部的信号线都数以万计，但因受限于晶粒的大小，往往会造成输入输出口(I/O port)的数量无法很多，故由一晶粒传送资料至另一晶粒时，资料传输速度较低，功率消耗较高。本发明不同于***级封装，而是将所有硅智财电路整合在同一个晶粒中，能避免杂散效应，也不受输入输出口的数量限制，且晶粒内的总线的数量也不受限。相较于***级封装，***单晶片只需用***总线就可以互相沟通，***单晶片的资料传输速度较高，功率消耗较低，传输频宽可以根据需求直接设计，提高整体效率。
每一动态随机存取存储器12具有一粗调电容值与一粗调电阻值。校正电路13具有多个细调电容值与多个细调电阻值，粗调电容值大于细调电容值，粗调电阻值大于细调电阻值。举例来说，粗调电容值与粗调电阻值形成一第一时间常数，细调电容值与细调电阻值形成一第二时间常数，第一时间常数除以第二时间常数的数值大于或等于10。功能性电路14电连接所有动态随机存取存储器12与校正电路13，功能性电路14具有一功能参数。循环振荡器16在一预设时段内产生一振荡时脉信号Co，其中此振荡时脉信号Co的振荡频率会因为单晶片的制程漂移而改变。控制电路18电连接循环振荡器16、所有动态随机存取存储器12与校正电路13，控制电路18接收振荡时脉信号Co，并计算振荡时脉信号Co的脉冲(pulse)的数量，在脉冲的数量大于或小于一预设值时，控制电路18根据脉冲的数量与预设值控制所有动态随机存取存储器12与校正电路13选取粗调电容值、粗调电阻值、细调电容值与细调电阻值，并将此提供给功能性电路14，功能性电路14根据被选取的粗调电容值、粗调电阻值、细调电容值与细调电阻值，调整功能参数。具体而言，在脉冲的数量小于预设值时，控制电路18与功能性电路14降低功能参数。在脉冲的数量大于预设值时，控制电路18与功能性电路14增加功能参数。预设值可以作为判断单晶片是否有制程漂移的标准，只要脉冲的数量不同于预设值，就代表制程漂移的问题存在，用脉冲的数量来量化制程漂移的程度。预设值可以由外部写入控制电路18中作为备援机制，以防止自我校正量不足时，仍然能随时调整在最佳状态。本发明根据预设值调整功能参数，以避免功能性电路14因为制程漂移而产生信号不准确的问题。
预设时段可以内建于循环振荡器16中，或由一参考时脉信号Cr提供。若预设时段由参考时脉信号Cr提供时，循环振荡器16还电连接一石英晶体振荡器22，石英晶体振荡器22产生参考时脉信号Cr。石英晶体因为对温度的变化影响较小，故产生出的频率特性非常稳定，经常拿来当作外部的时脉源(clock source)使用。振荡时脉信号Co的振荡频率大于该参考时脉信号Cr的参考频率，举例来说，振荡时脉信号Co的参考频率除以参考时脉信号Cr的振荡频率为N，N为大于1的自然数。预设时段设定为参考时脉信号Cr的周期T，如图3所示，在周期T中，脉冲的数量有八个。若预设值为七，则控制电路18与功能性电路14增加电阻量、电容量与功能参数。若预设值为九，则控制电路18与功能性电路14降低电阻量、电容量与功能参数。因为校正过程只需要参考时脉信号Cr的一周期T，所以不会增加太多整体***的开机时间。如此自我校正机制能让单晶片在不同的使用环境中，都能在每次开机时执行自我校正，使单晶片维持一致的效能。
在本发明的某些实施例中，每一动态随机存取存储器12还包含一第一晶体管开关24、一垂直电阻器26与一垂直电容器28。垂直电容器28设在半导体基板10上，垂直电阻器28具有粗调电阻值。第一晶体管开关24为金氧半场效晶体管或双载子接面晶体管，但本发明不限于此，在此实施例中，第一晶体管开关24以N通道金氧半场效晶体管为例。第一晶体管开关24设在半导体基板10上，第一晶体管开关24具有一第一控制电极、一第一连接电极与一第二连接电极，第一控制电极、第一连接电极与第二连接电极分别以汲极、闸极与源极实现。半导体基板10上形成有一绝缘层30，绝缘层30覆盖第一晶体管开关24，绝缘层30中形成有一第一导电通孔32、一第二导电通孔34与一第三导电通孔36。第一导电通孔32作为垂直电阻器26，第一连接电极通过垂直电阻器26电连接功能性电路14。第一控制电极通过第二导电通孔34电连接控制电路18。垂直电容器28设在半导体基板10上，并位于绝缘层30中。垂直电容器28的一端通过第三导电通孔36电连接第二连接电极，另一端电连接一电压端，例如接地端。垂直电容器28具有粗调电容值。在控制电路18开启第一晶体管开关24时，功能性电路14根据垂直电阻器26的粗调电阻值与垂直电容器28的粗调电容值，调整功能参数。第一晶体管开关24、垂直电阻器26与垂直电容器28也可以改变位置，只要互相串联即可。在本发明的某些实施例中，校正电路13、功能性电路14、循环振荡器16与控制电路18位于半导体基板10上，但本发明并不限于此。
在本发明的某些实施例中，校正电路13还包含多个校正器37，设在半导体基板10上，所有校正器37分别具有所有细调电容值，且分别具有所有细调电阻值，所有校正器37电连接控制电路18与功能性电路14。在脉冲的数量大于或小于预设值时，控制电路18根据脉冲的数量与预设值控制所有校正器37选取细调电容值与细调电阻值。
在本发明的某些实施例中，每一校正器37还包含一第二晶体管开关38、一水平电阻器40与一水平电容器42。第二晶体管开关38为金氧半场效晶体管或双载子接面晶体管，但本发明不限于此，在此实施例中，第二晶体管开关38以N通道金氧半场效晶体管为例。第二晶体管开关38设在半导体基板上10，第二晶体管开关38具有一第二控制电极、一第三连接电极与一第四连接电极，第二控制电极、第三连接电极与第四连接电极分别以闸极、汲极与源极实现。第二控制电极电连接控制电路18，第三连接电极电连接功能性电路14。水平电阻器40与水平电容器42设在半导体基板10上，水平电阻器40具有细调电阻值，水平电容器42具有细调电容值，水平电阻器40连接一电压端，例如接地端，并电串联水平电容器42，水平电容器42电连接第二晶体管开关38的第四连接电极。在控制电路18开启第二晶体管开关38时，功能性电路14根据水平电阻器40的细调电阻值与水平电容器42的细调电容值，调整功能参数。第二晶体管开关38、水平电阻器40与水平电容器42也可改变位置，只要互相串联即可。在传统技术中，是靠水平电阻器与水平电容器来改善制程漂移的现象，但因为水平电阻器与水平电容器占有的芯片面积太多了，使制造成本增加，故本发明利用动态随机存取存储器12中的垂直电阻器26与垂直电容器28来取代部分的水平电阻器与水平电容器。相对水平电阻器40与水平电容器42，垂直电阻器26与垂直电容器28具有较高的高度与较小的面积，故能减少所需要的芯片面积。通常为了最小化抑制制程漂移，往往需要较精确的电阻值与电容值，且若需要一个较大的控制范围时，就需要更多的电阻面积与电容面积才能达到较大的控制范围，即表示电路可以有较高的调整范围，对于制程漂移还有机会抑制，调整回原本所需要的特性。基于上述的想法，由于本发明使用动态随机存取存储器12，故等同于多了一个容值大但不会很精准的电容元件可用。虽然垂直电阻器26与垂直电容器28相对水平电阻器40与水平电容器42的误差值较高，但因为垂直电阻器26与垂直电容器28的粗调电容值与粗调电阻值很高，所以能够利用粗调电容值与粗调电阻值的特性配合较小的细调电容值与细调电阻值增加电路操作范围。举例来说，粗调电容值与粗调电阻值形成第一时间常数，细调电容值与细调电阻值形成第二时间常数。对于作为功能性电路14的延迟锁相回路(DLL)的延迟线(delayline)而言，因为制程漂移也会改变功能参数中延迟线的延迟时间，为了维持延迟线的原来延迟时间，配合所有动态随机存取存储器12与校正电路13进行调整。假设第一时间常数为100纳秒(ns)，第二时间常数为10纳秒，且第一时间常数由10个第一晶体管开关24控制，第二时间常数由15个第二晶体管开关38控制。因此，细调的总延迟为150纳秒，其大于粗调的单一延迟的时间，即100纳秒。让粗调与细调的延迟时间可以重叠，以保证线性切换不会造成问题。本发明可以配合粗调与细调的延迟时间，来得到所需要的延迟时间。假设需要的延迟时间为240纳秒，则只需要开启二个第一晶体管开关24与四个第二晶体管开关38，且其余第一晶体管开关24与第二晶体管开关38关闭即可。若粗调因为制程的不准确有±30％的误差，本发明可以通过细调控制来精确补偿到所需要的延迟时间。
在本发明的某些实施例中，控制电路18还包含一计数器44与一译码器46，其中计数器44也可以为移位暂存器(shiftregister)。此计数器44设在半导体基板10上，此计数器44电连接循环振荡器16，此计数器44接收振荡时脉信号Co。在预设时段内，此计数器44根据脉冲的上缘或下缘，计算脉冲的数量，并依据脉冲的数量来产生一组数位值D。脉冲的上缘代表从低准位电压上升到高准位电压，下缘代表从高准位电压下降到低准位电压。译码器46设在半导体基板10上，译码器46电连接此计数器44、所有动态随机存取存储器12的第一晶体管开关24的第一控制电极与校正电路13的第二晶体管开关38的第二控制电极。译码器46接收此组数位值D，根据此组数位值D与预设值控制所有动态随机存取存储器12与校正电路13选取粗调电容值、粗调电阻值、细调电容值与细调电阻值，并将此提供给功能性电路14。
以下介绍本发明的自我校正式***单晶片的运作过程。首先，所有第一晶体管开关24部分关闭，部分导通，且所有第二晶体管开关38均呈关闭状态，其中关闭的第一晶体管开关24的数量会等于或多于导通的第一晶体管开关24的数量，此条件根据需求而定。接着，石英晶体振荡器22产生参考时脉信号Cr，利用循环振荡器16产生振荡时脉信号Co，使上述计数器44接收振荡时脉信号Co，在预设时段内，根据脉冲的上缘或下缘，计算脉冲的数量，并依据脉冲的数量产生一组数位值D。然后，译码器46接收此组数位值D，根据此与预设值开启所需的第一晶体管开关24与第二晶体管开关38，或关闭所需的第一晶体管开关24，以选取开启的第一晶体管开关24与第二晶体管开关38对应的粗调电容值、粗调电阻值、细调电容值与细调电阻值。因此，功能性电路14与被选取的粗调电容值、粗调电阻值、细调电容值与细调电阻值调整功能参数，以达到校正的目的。
举例来说，若上述功能性电路14为射频电路，功能参数为其运作频率。具体而言，射频电路中分别会有传送(TX)电路与接收(RX)电路，其运作频率是有规范的，所以必须要使用如锁相回路这类的电路来产生频率，例如蓝牙与无线传真(Wi-Fi)是操作于2.4×109赫兹(Hz)。由于高频电路很容易受制程漂移影响，因此通常会设计一组制程漂移用的由电阻与电容组成的校正电路，加到其振荡器的共振节点，锁相回路的振荡器通常会采用电感与电容组成的振荡槽的振荡器，振荡方法是通过一个放大器，并将电感与电容设计在共振频率上，其电路就会自我振荡。本发明将所有动态随机存取存储器12与校正电路13放在两个相互振荡的节点上，因芯片会有制程漂移，每次做出来的振荡器会因电阻、电感、电容与晶体管开关等元件制程漂移而改变振荡频率，在晶体管开关与电感无法更改情况下，本发明利用加入的所有动态随机存取存储器12与校正电路13来调整振荡节点的负载，改变振荡频率，防止制程漂移造成的影响，换句话说就是制程往哪个方向漂移，就会往反方向来修改该节点的负载，以维持原本的功能参数。若上述功能性电路14为放大电路，功能参数包含增益与相位。放大电路会有个输入电流源，其电流源的大小会直接影响到放大电路的特性，即增益与相位。若电流源连接所有动态随机存取存储器12与校正电路13，即可改变电流源的大小，以改变增益及相位。若上述功能性电路14为回路滤波器，功能参数可为其回路带宽(loop bandwidth)，回路滤波器主要都是由放大器、电阻与电容所组合而成，若回路滤波器连接所有动态随机存取存储器12与校正电路13，即可补偿回路滤波器的回路带宽。
综上所述，本发明利用动态随机存取存储器的较大且占有小面积的电容值与电阻值，配合较小的电容值与电阻值，避免制程漂移的问题，增加电路操作范围，同时减少所需要的芯片面积。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，根据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (11)
1.一种自我校正式***单晶片，其特征在于，包含：
一半导体基板；
至少一硅智财电路，设在该半导体基板上，该至少一硅智财电路包含：
多个动态随机存取存储器，设在该半导体基板上，每一该动态随机存取存储器具有一粗调电容值与一粗调电阻值；
一校正电路，设在该半导体基板上，该校正电路具有多个细调电容值与多个细调电阻值；
一功能性电路，设在该半导体基板上，并电连接该些动态随机存取存储器与该校正电路，该功能性电路具有一功能参数；
一循环振荡器，设在该半导体基板上，该循环振荡器在一预设时段内产生一振荡时脉信号；以及
一控制电路，设在该半导体基板上，该控制电路电连接该循环振荡器、该些动态随机存取存储器与该校正电路，该控制电路接收该振荡时脉信号，并计算该振荡时脉信号的脉冲(pulse)的数量，在该脉冲的该数量大于或小于一预设值时，该控制电路根据该脉冲的该数量与该预设值控制该些动态随机存取存储器与该校正电路选取该粗调电容值、该粗调电阻值、该细调电容值与该细调电阻值，并将此提供给该功能性电路，该功能性电路根据被选取的该粗调电容值、该粗调电阻值、该细调电容值与该细调电阻值，调整该功能参数。
2.如权利要求1所述的自我校正式***单晶片，其特征在于，每一该动态随机存取存储器还包含：
一垂直电阻器，设在该半导体基板上，该垂直电阻器具有该粗调电阻值；
一第一晶体管开关，设在该半导体基板上，该第一晶体管开关具有一第一控制电极、一第一连接电极与一第二连接电极，该第一连接电极通过该垂直电阻器电连接该功能性电路，该第一控制电极电连接该控制电路；以及
一垂直电容器，设在该半导体基板上，并电连接该第二连接电极与一电压端，该垂直电容器具有该粗调电容值，在该控制电路开启该第一晶体管开关时，该功能性电路根据该垂直电阻器的该粗调电阻值与该垂直电容器的该粗调电容值，调整该功能参数。
3.如权利要求1所述的自我校正式***单晶片，其特征在于，该校正电路还包含多个校正器，设在该半导体基板上，该些校正器分别具有该些细调电容值，且分别具有该些细调电阻值，该些校正器电连接该控制电路与该功能性电路，在该脉冲的该数量大于或小于该预设值时，该控制电路根据该脉冲的该数量与该预设值控制该些校正器选取该细调电容值与该细调电阻值。
4.如权利要求3所述的自我校正式***单晶片，其特征在于，每一该校正器还包含：
一第二晶体管开关，设在该半导体基板上，该第二晶体管开关具有一第二控制电极、一第三连接电极与一第四连接电极，该第二控制电极电连接该控制电路，该第三连接电极电连接该功能性电路；以及
一水平电阻器与一水平电容器，设在该半导体基板上，该水平电阻器具有该细调电阻值，该水平电容器具有该细调电容值，该水平电阻器连接一电压端，并电串联该水平电容器，该水平电容器电连接该第二晶体管开关的该第四连接电极，在该控制电路开启该第二晶体管开关时，该功能性电路根据该水平电阻器的该细调电阻值与该水平电容器的该细调电容值，调整该功能参数。
5.如权利要求1所述的自我校正式***单晶片，其特征在于，该控制电路还包含：
一计数器，设在该半导体基板上，该计数器电连接该循环振荡器，该计数器接收该振荡时脉信号，在该预设时段内，该计数器根据该脉冲的上缘或下缘，计算该脉冲的该数量，产生一组数位值；
一译码器，设在该半导体基板上，该译码器电连接该计数器、该些动态随机存取存储器与该校正电路，该译码器接收该组数位值，以据此与该预设值控制该些动态随机存取存储器与该校正电路选取该粗调电容值、该粗调电阻值、该细调电容值与该细调电阻值，并将此提供给该功能性电路。
6.如权利要求5所述的自我校正式***单晶片，其特征在于，该计数器为移位暂存器(shiftregister)。
7.如权利要求1所述的自我校正式***单晶片，其特征在于，该循环振荡器还接收一参考时脉信号，该预设时段为该参考时脉信号的周期，且该振荡频率大于该参考时脉信号的参考频率。
8.如权利要求7所述的自我校正式***单晶片，其特征在于，该循环振荡器还电连接一石英晶体振荡器，该石英晶体振荡器产生该参考时脉信号。
9.如权利要求1所述的自我校正式***单晶片，其特征在于，该脉冲的该数量小于该预设值时，该控制电路与该功能性电路降低该功能参数，该脉冲的该数量大于该预设值时，该控制电路与该功能性电路增加该功能参数。
10.如权利要求1所述的自我校正式***单晶片，其特征在于，该粗调电容值与该粗调电阻值形成一第一时间常数，该细调电容值与该细调电阻值形成一第二时间常数，该第一时间常数除以该第二时间常数的数值大于或等于10。
11.如权利要求1所述的自我校正式***单晶片，其特征在于，该功能性电路为类比电路、射频电路、数位电路、处理器、静态随机存取存储器或快闪存储器。
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