CN112887047A - 一种计算机集群中传递时钟信号的***和方法 - Google Patents

一种计算机集群中传递时钟信号的***和方法 Download PDF

Info

Publication number
CN112887047A
CN112887047A CN202110040008.0A CN202110040008A CN112887047A CN 112887047 A CN112887047 A CN 112887047A CN 202110040008 A CN202110040008 A CN 202110040008A CN 112887047 A CN112887047 A CN 112887047A
Authority
CN
China
Prior art keywords
time
signal
output
module
time code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110040008.0A
Other languages
English (en)
Other versions
CN112887047B (zh
Inventor
张营
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN202110040008.0A priority Critical patent/CN112887047B/zh
Publication of CN112887047A publication Critical patent/CN112887047A/zh
Application granted granted Critical
Publication of CN112887047B publication Critical patent/CN112887047B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开一种计算机集群中传递时钟信号的***和方法，将接入器，0个或若干个分接器，0个或若干个透传器，终端卡及线路组成一个树形的时钟信号传递网络；述接入器作为根节点；若干终端卡作为叶节点；由0个或若干个分接器，及0个或若干个透传器作为中间节点；所述时钟源输出的时钟信号由接入器接入所述时钟信号传递网络，经0个或若干个分接器，及0个或若干个透传器中间节点，传递给叶节点的终端卡。本发明在时间信号的低电平期间测量路径延迟，必要时多个从端划分不同的时隙进行测量；采用分接器和透传器，适合扩展到大规模的计算机集群；本发明将路径延迟值编码，随时码一同传输，不必通过延迟来补偿时间信号，简化了***，提高了***的稳定性。

Description

一种计算机集群中传递时钟信号的***和方法
技术领域
本发明涉及一种计算机集群中传递时钟信号的***和方法，属于时间同步技术领域。
背景技术
计算机集群是一组由数据传输网络连接起来的，布置在较近距离的计算机组成的***，例如数据中心内互联的服务器组成的***。如果集群中各计算机能够获得精确同步的时钟信号，那么各计算机上运行的软件利用本机时钟指示的时刻来标记事件(即时间戳)，就可以对一系列事件的先后顺序达成一致，实现全局一致性。
目前计算机集群通常采用NTP技术(NTPv4，RFC 5905标准)，利用数据传输网络(如以太网)来传递时钟信号。NTP技术仅能达到毫秒级的时钟信号传递精度，难以满足需求。
PTP技术(PTPv2，IEEE 1588-2008标准)可以实现微秒级的时钟信号传递精度；“Vishal Shrivastav,Ki-Suh Lee,Han Wang,Hakim Weatherspoon:GloballySynchronized Time via Datacenter Networks.IEEE/ACM Transaction on Network.27(4):1401-1416,2019”提出的DTP技术可以在数据中心网络实现约几百纳秒的时钟信号传递精度；“Yuliang Li,Gautam Kumar,Hema Hariharan,Hassan Wassel,PeterHochschild,et al.Sundial:Fault-tolerant Clock Synchronization forDatacenters.14th USENIX Symposium on Operating Systems Design,Implementation(OSDI 20),1171-1186,2020”提出的Sundial技术可以在数据中心网络实现约一百纳秒的时钟信号传递精度；欧洲核子研究组织(CERN)于2011年开发的白兔(White Rabbit)技术可以实现亚纳秒级的时钟信号传递精度。上述几种技术都需要投入高昂的成本来升级数据传输网络设备，难以普及。
发明内容
发明目的：针对现有技术中存在的问题与不足，本发明为计算机集群提供一种精确且低成本的传递时钟信号的***和方法。
技术方案：一种计算机集群中传递时钟信号的***，包括时钟源，接入器，0个或若干个分接器，0个或若干个透传器，终端卡，以及线路。
所述接入器，0个或若干个分接器，0个或若干个透传器，终端卡及线路组成一个树形的时钟信号传递网络。所述接入器作为根节点；若干终端卡作为叶节点；由0个或若干个分接器，及0个或若干个透传器作为中间节点；所述时钟源输出的时钟信号由接入器接入所述时钟信号传递网络，经0个或若干个分接器，及0个或若干个透传器中间节点，传递给叶节点的终端卡。
所述树形时钟信号传递网络使用分离的时间回路、时码回路和频率回路，联合传递完整的时钟信号。
所述接入器放大或转换时钟源输出的时间信号、时码信号和频率信号。
所述分接器放大或处理上游设备传递的时钟信号，分接到多个下游设备；在时间信号的低电平期间，分接器利用折返法测量到最近的上游其它分接器或所述接入器的往返路径延迟，随时码一同传递给下游设备；在时间信号的低电平期间，分接器折返下游设备发送的测延迟信号；分接器输出能连接的下游设备数量仅受分接器输出端口数量限制，可以通过级联分接器来扩展下游设备数量限制。
所述透传器放大上游设备传递的时钟信号，分接到多个下游设备；在时间信号的低电平期间，透传器放大下游设备分时向上游设备发送的测延迟信号，并放大从上游设备折返的测延迟信号；透传器输出能连接的下游设备数量受测路径延迟的时隙数量限制，且无法通过仅级联透传器来扩展下游设备数量限制。
所述透传器结构比分接器简单，两者结合使用，扩展所述树形时钟信号传递网络的规模。
所述若干终端卡接收上游设备传递的时钟信号；在时间信号的低电平期间，终端卡利用折返法测量到最近的上游分接器或所述接入器的往返路径延迟，经数值计算补偿总路径延迟，输出时钟计数值，最终实现时钟信号传递。
所述时钟源的时钟信号输出端口由分离的时间信号、时码信号和频率信号的回路端子组成。
所述接入器包括时间信号放大模块、M个短接开关(M是表示输出端口个数的正整数)、M个输出端口、时序控制模块、时码信号转换模块和频率信号放大模块；所述接入器的输入时钟信号来自所述时钟源的输出端口。
所述时间信号放大模块的输入连接所述输入时钟信号的时间回路，输出分接为M路，分别经M个短接开关，输出到M个输出端口的时间回路端子；所述时间信号放大模块至所述M个短接开关的线路是等长的；所述M个短接开关的控制信号均来自所述时序控制模块。
所述时码信号转换模块的输入连接所述输入时钟信号的时码回路，分接输出到所述M个输出端口的时码回路端子。
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述M个输出端口的频率回路端子。
所述M个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成M个完整的时钟信号；所述接入器每个输出端口的下游设备可以是任一个分接器、透传器或终端卡。
所述分接器包括时间信号放大模块、N个短接开关(N是表示输出端口个数的正整数)、N个输出端口、时序控制模块、时码信号处理模块、频率信号放大模块、时间间隔测量模块、测延迟信号生成模块、选择开关和隔离开关；所述分接器的输入时钟信号可以来自接入器、透传器或其它分接器的任一输出端口。
所述时间信号放大模块的输入经选择开关，连接所述输入时钟信号的时间回路，输出分接为N路，分别经N个短接开关，输出到N个输出端口的时间回路端子；所述时间信号放大模块至所述N个短接开关的线路是等长的；所述选择开关和N个短接开关的控制信号均来自所述时序控制模块。
所述时码信号处理模块的输入连接所述输入时钟信号的时码回路，分接输出到所述N个输出端口的时码回路端子。
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述N个输出端口的频率回路端子。
所述时间间隔测量模块的输入经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路，输出到所述时码信号处理模块。
所述测延迟信号生成模块的输出经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路。
所述隔离开关的控制信号来自所述测延迟信号生成模块。
所述N个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成N个完整的时钟信号；所述分接器每个输出端口的下游设备可以是任一个透传器、终端卡或其它分接器。
所述透传器包括时间信号双向放大模块、P个输出端口(P是表示输出端口个数的正整数)、时码信号放大模块和频率信号放大模块；所述透传器的输入时钟信号可以来自接入器、分接器或其它透传器的任一输出端口。
所述时间信号双向放大模块的输入连接所述输入时钟信号的时间回路，分接输出到所述P个输出端口的时间回路端子。
所述时码信号放大模块的输入连接所述输入时钟信号的时码回路，分接输出到所述P个输出端口的时码回路端子。
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述P个输出端口的频率回路端子。
所述P个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成P个完整的时钟信号；所述透传器每个输出端口的下游设备可以是任一个分接器、终端卡或其它透传器。
所述终端卡包括时间信号放大模块、计数校正模块、时码信号处理模块、频率信号倍频模块、高速计数器、时间间隔测量模块、测延迟信号生成模块、时序控制模块、选择开关、隔离开关、重置计数标志输出端口、计数偏差输出端口、路径延迟输出端口、时钟计数输出端口和断线标志输出端口；所述终端卡的输入时钟信号可以来自接入器、分接器或透传器的任一输出端口。
所述时间信号放大模块的输入经选择开关，连接所述输入时钟信号的时间回路，输出到计数校正模块；所述选择开关的控制信号来自所述时序控制模块。
所述时码信号处理模块的输入连接所述输入时钟信号的时码回路，将时码值和路径延迟值输出到计数校正模块，并由路径延迟输出端口向外部输出路径延迟值。
所述频率信号倍频模块的输入连接所述输入时钟信号的频率回路，输出到高速计数器；所述频率信号倍频模块还由断线标志输出端口向外部输出断线告警标志。
所述高速计数器对倍频信号计数，输出到计数校正模块，并接收计数校正模块的设定值，由时钟计数输出端口向外部输出最终的时钟计数。
所述时间间隔测量模块的输入经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路，输出到所述时码信号处理模块。
所述测延迟信号生成模块的输出经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路。
所述隔离开关的控制信号来自所述测延迟信号生成模块。
所述计数校正模块接收所述时间信号放大模块输出的时间信号、所述时码信号处理模块输出的时码值和路径延迟值、以及所述高速计数器输出的倍频信号计数值，由计数偏差输出端口向外部输出补偿路径延迟后的时码值与倍频信号计数值的偏差值；当所述偏差超出预定限值，向所述高速计数器输出设定值，并由重置计数标志输出端口向外部输出重置计数告警标志。
所述述接入器的输出端口数M、分接器的输出端口数N、及透传器的输出端口数P，仅用于区分三种设备的输出端口数量，M、N和P三者可以相同，也可以不同；对所述接入器、分接器和透传器，同种设备都可以有不同输出端口数量的配置。
本发明还提出一种在计算机集群中传递时钟信号的方法，包括下列步骤：
1)传递时钟信号
1.1)接入器的时序控制模块，超前时间信号脉冲前沿tA时长(0＜tA＜TL)，控制M个短接开关转换到导通状态；接入器的时间信号放大模块放大时钟源输入的时间信号，并调整时间信号脉冲的占空比(不改变脉冲的前沿)，使高电平的持续时间为TH，低电平的持续时间为TL，其中TH+TL＝T是时间信号的周期；所述时间信号放大模块的输出分接为M路，分别经M个短接开关，输出到M个输出端口的时间回路端子，将时间信号传递给下游设备。
1.2)分接器的时序控制模块，超前时间信号脉冲前沿tA时长，控制选择开关转换到分接器的时间信号放大模块所在支路，并控制N个短接开关转换到导通状态；所述时间信号放大模块放大上游输入的时间信号，输出分接为N路，分别经N个短接开关，输出到N个输出端口的时间回路端子，将时间信号传递给下游设备。
1.3)透传器的时间信号双向放大模块放大上游输入的时间信号，分接输出到P个输出端口的时间回路端子，传递给下游设备。
1.4)终端卡的时序控制模块，超前时间信号脉冲前沿tA时长，控制选择开关转换到时间信号放大模块所在支路；所述时间信号放大模块放大上游输入的时间信号，输出到计数校正模块，由脉冲前沿触发计数校正。
1.5)接入器的时码信号转换模块解码时钟源输入的时码信号，重新编码，分接输出到M个输出端口的时码回路端子，传递给下游设备；为方便计算，将时钟源的时码格式转换为一个整型数。
1.6)分接器的时码信号处理模块解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk，Dk-1...D1，其中k是从当前分接器到所述接入器的路径中，其它分接器的个数；Dj是路径中第j个分接器到所述接入器的总路径延迟，j∈{1，2，...，k}；编号j从直接与所述接入器连接的分接器开始为第1个，下游分接器的编号j逐级增加；所述编号j仅用于描述所述系列路径延迟值Dk，Dk-1...D1的顺序；若上游路径中没有分接器，则k＝0，且时码信号中所述系列路径延迟值均为0；
所述分接器的时码信号处理模块读取时间间隔测量模块输出的往返路径延迟值d；基于往返路径对称的假设，路径延迟是往返路径延迟值d的一半；所述时码信号处理模块计算当前分接器到所述接入器的总路径延迟值Dk+1＝d/2+Dk，时码值tN和系列路径延迟值Dk+1，Dk，Dk-1...D1是处理后的时码信号，分接到N个输出端口的时码回路端子，传递给下游设备。
1.7)透传器的时码信号放大模块放大上游输入的时码信号，分接输出到P个输出端口的时码回路端子，传递给下游设备。
1.8)终端卡的时码信号处理模块解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk′，Dk′-1...D1，其中k′是从当前终端卡到所述接入器的路径中，分接器的个数；Dj是路径中第j个分接器到所述接入器的总路径延迟，j∈{1，2，...，k′}；编号j从直接与所述接入器连接的分接器开始为第1个，下游分接器的编号j逐级增加；所述编号j仅用于描述所述系列路径延迟值Dk′，Dk′-1...D1的顺序；若上游路径中没有分接器，则k′＝0，且时码信号中所述系列路径延迟值均为0；
所述终端卡的时码信号处理模块读取时间间隔测量模块输出的往返路径延迟值d′；基于往返路径对称的假设，路径延迟是往返路径延迟值d′的一半；所述时码信号处理模块计算出当前终端卡到所述接入器的总路径延迟值Dk′+1＝d′/2+Dk′，将时码值tN和总路径延迟Dk′+1输出到计数校正模块；由路径延迟输出端口向外部输出系列路径延迟值Dk′+1，Dk′，Dk′-1...D1。
1.9)接入器的频率信号放大模块放大时钟源输入的频率信号，分接输出到M个输出端口的频率回路端子，传递给下游设备。
1.10)分接器的频率信号放大模块放大上游输入的频率信号，分接输出到N个输出端口的频率回路端子，传递给下游设备。
1.11)透传器的频率信号放大模块放大上游输入的频率信号，分接输出到P个输出端口的频率回路端子，传递给下游设备。
1.12)终端卡的频率信号倍频模块对上游输入的频率信号倍频，输出到高速计数器；若所述频率信号倍频模块持续一段时间均检测不到上游输入的频率信号，则由断线标志输出端口向外部输出断线告警标志。
2)测量路径延迟
2.1)接入器的时序控制模块，在时间信号脉冲前沿tB时长之后(TH＜tB＜T)，控制M个短接开关转换到短接状态，等待将下游设备发送的测延迟信号折返；所述M个短接开关处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB。
2.2)分接器的时序控制模块，在时间信号脉冲前沿tB时长之后，控制选择开关转换到隔离开关所在支路，并控制N个短接开关转换到短接状态，等待将下游设备发送的测延迟信号折返；所述N个短接开关处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB。
2.3)接入器和分接器的短接开关处于短接状态的持续时长TD被均等划分为V个时隙，时隙的大小均为Δ；时隙大小Δ的下限Δmin可以允许测延迟信号在路径长度为R的情况下往返；若时间信号在线路中的传输速率为c′，则Δmin＝2·R/c′，且Δmin≤Δ＜TD，
Figure BDA0002895427240000062
，其中
Figure BDA0002895427240000061
是向下取整运算；
分接器和终端卡的测延迟信号生成模块，在时间信号脉冲前沿tX时长之后，分别控制所述分接器或终端卡的隔离开关处于导通状态，并分别发送测延迟信号，沿所述分接器或终端卡的时间回路，经隔离开关，再经选择开关，向上游传递，同时分别到达所述分接器或终端卡的时间间隔测量模块，触发开始测量时间间隔；其中tX＝tB+i·Δ，i∈{0，1，...V-1}表示分配给所述分接器或终端卡的时隙编号；
若多个分接器和/或终端卡均接到同一透传器的不同输出端口，或接到级联的若干透传器的不同输出端口，则所述多个分接器和/或终端卡需设置不同的tX值(对应不同的时隙编号i)，分别占用不同的时隙，分时向上游发送测延迟信号；
若多个分接器和/或终端卡均直接连接到所述接入器的不同输出端口，或直接连接到同一个或不同的其它分接器的不同输出端口，或经不同的透传器最终连接到所述接入器或其它分接器的不同输出端口，则所述多个分接器和/或终端卡的tX值没有关联。
2.4)测延迟信号沿时间回路向上游传递(可能经0个或若干个透传器)，最终到达最近的一个上游分接器或所述接入器的对应输出端口的短接开关，此时所述短接开关处于短接状态，使测延迟信号折返回所述分接器或终端卡的时间间隔测量模块(可能经0个或若干个透传器)，触发结束测量时间间隔，测得往返路径延迟，并输出到所述分接器或终端卡的时码信号处理模块。
2.5)分接器和终端卡的测延迟信号生成模块控制隔离开关处于导通状态的持续时间为一个时隙Δ，控制隔离开关在其它时期处于断开状态。
2.6)透传器的时间信号双向放大模块对下游设备向上游设备发送的测延迟信号和上游设备向下游设备返送的测延迟信号均进行放大。
3)输出时钟计数和状态标志
3.1)终端卡的高速计数器对频率信号倍频模块输入的倍频信号计数，计数值tC保存在其内部寄存器，每个倍频信号周期均触发计数值tC加1。所述高速计数器将计数值tC输出到计数校正模块，并由时钟计数输出端口向外部输出，这就是终端卡最终输出的数字化的时钟计数值。
3.2)终端卡的计数校正模块的输入包括：
i)时间信号放大模块输出的时间信号；
ii)时码信号处理模块输出的指示当前国际协调时UTC秒或国际原子时TAI秒的时码值tN；
iii)时码信号处理模块输出的路径延迟值D，这是从所述终端卡到所述接入器的总路径延迟；
iv)高速计数器输出的时钟计数值tC；
时间信号脉冲的前沿触发计数校正模块计算补偿总路径延迟后的时间信号值tN′与倍频信号时钟计数tC的偏差ε＝tN′-tC，其中tN′＝tN+D+T，是补偿总路径延迟后，时间信号脉冲下一周期对应的时码值；计数校正模块由计数偏差输出端口向外部输出偏差值ε；若ε超出了预定限值，且tN′＞tC，则将高速计数器内部寄存器的计数值tC重新设定为tN′，并由重置计数标志输出端口向外部输出重置计数告警标志。
有益效果：与现有技术相比，本发明在计算机集群中使用专用网络传递时钟信号，不需要升级数据传输网络设备；本发明由专用模块生成测量路径延迟的信号，在时间信号的低电平期间测量路径延迟，必要时多个从端划分不同的时隙进行测量，更加灵活；本发明采用了分接器和透传器，适合扩展到大规模的计算机集群；本发明将路径延迟值编码，随时码一同传输，最终通过数值计算补偿时间信号的延迟，简化了***；此外，路径延迟的历史变化趋势可以作为分析路径可靠性的参考，有利于提高***的可靠性。
附图说明
图1是本发明计算机集群中传递时钟信号的***结构示意图；
图2是本发明接入器示意图；
图3是本发明分接器示意图；
图4是本发明透传器示意图；
图5是本发明终端卡示意图；
图6是本发明频率信号、时间信号、时码信号和短接开关动作时序示意图；
图7是本发明具体实施例短接开关结构示意图。
具体实施方式
下面结合具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
本实施例，计算机集群中传递时钟信号的***，如图1所示，包括时钟源1、接入器2、分接器3、透传器4、终端卡5及电缆线路。
接入器2、分接器3、透传器4、终端卡5及电缆线路组成一个树形的时钟信号传递网络。一个接入器2作为根节点；若干终端卡5作为叶节点；由0个或若干个分接器3，及0个或若干个透传器4作为中间节点；时钟源1输出的时钟信号由接入器接入网络，经0个或若干个分接器3，及0个或若干个透传器4中间节点，传递给叶节点的终端卡5；
树形时钟信号传递网络使用分离的时间回路、时码回路和频率回路，联合传递完整的时钟信号；
(1)时钟源1是由GNSS信号驾驭的原子钟，输出的时钟信号包括1 PPS时间信号、编码格式为Time of Day(ToD)格式、IRIG-B格式、或NTP格式的时码信号、以及10MHz正弦频率信号。
(2)如图2所示，接入器2包括时间信号放大模块2-1、M个短接开关2-2(M是表示输出端口个数的正整数)、M个输出端口2-3、时序控制模块2-4、时码信号转换模块2-5和频率信号放大模块2-6；接入器2的输入时钟信号来自时钟源1的输出端口；
时间信号放大模块2-1的输入连接输入时钟信号的时间回路，输出分接为M路，分别经M个短接开关2-2，输出到M个输出端口2-3的时间回路端子；时间信号放大模块2-1至M个短接开关2-2的线路是等长的；M个短接开关2-2的控制信号均来自时序控制模块2-4；
时码信号转换模块2-5的输入连接输入时钟信号的时码回路，分接输出到M个输出端口2-3的时码回路端子；
频率信号放大模块2-5的输入连接输入时钟信号的频率回路，分接输出到M个输出端口2-3的频率回路端子；
M个输出端口2-3均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成M个完整的时钟信号；接入器2每个输出端口2-3的下游设备可以是任一个分接器3、透传器4或终端卡5。
(3)如图3所示，分接器3包括时间信号放大模块3-1、N个短接开关3-2(N是表示输出端口个数的正整数)、N个输出端口3-3、时序控制模块3-4、时码信号处理模块3-5、频率信号放大模块3-6、时间间隔测量模块3-7、测延迟信号生成模块3-8、选择开关3-9和隔离开关3-10；分接器3的输入时钟信号可以来自接入器2、透传器4或其它分接器3的任一输出端口；
时间信号放大模块3-1的输入经选择开关3-9，连接输入时钟信号的时间回路，输出分接为N路，分别经N个短接开关3-2，输出到N个输出端口3-3的时间回路端子；时间信号放大模块3-1至N个短接开关3-2的线路是等长的；选择开关3-9和N个短接开关3-2的控制信号均来自时序控制模块3-4；
时码信号处理模块3-5的输入连接输入时钟信号的时码回路，分接输出到N个输出端口3-3的时码回路端子；
频率信号放大模块3-6的输入连接输入时钟信号的频率回路，分接输出到N个输出端口3-3的频率回路端子；
时间间隔测量模块3-7的输入经隔离开关3-10，再经选择开关3-9，连接输入时钟信号的时间回路，输出到时码信号处理模块3-5；
测延迟信号生成模块3-8的输出经隔离开关3-10，再经选择开关3-9，连接输入时钟信号的时间回路；
隔离开关3-10的控制信号来自测延迟信号生成模块3-8；
N个输出端口3-3均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成N个完整的时钟信号；分接器3每个输出端口3-3的下游设备可以是任一个透传器4、终端卡5或其它分接器3。
(4)如图4所示，透传器4包括时间信号双向放大模块4-1、P个输出端口4-2(P是表示输出端口个数的正整数)、时码信号放大模块4-3和频率信号放大模块4-4；透传器4的输入时钟信号可以来自接入器2、分接器3或其它透传器4的任一输出端口；
时间信号双向放大模块4-1的输入连接输入时钟信号的时间回路，分接输出到P个输出端口4-2的时间回路端子；
时码信号放大模块4-3的输入连接输入时钟信号的时码回路，分接输出到P个输出端口4-2的时码回路端子；
频率信号放大模块4-4的输入连接输入时钟信号的频率回路，分接输出到P个输出端口4-2的频率回路端子；
P个输出端口4-2均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成P个完整的时钟信号；透传器4每个输出端口4-2的下游设备可以是任一个分接器3、终端卡5或其它透传器4。
(5)如图5所示，终端卡5包括时间信号放大模块5-1、计数校正模块5-3、时码信号处理模块5-4、频率信号倍频模块5-5、高速计数器5-7、时间间隔测量模块5-6、测延迟信号生成模块5-2、时序控制模块5-8、选择开关5-9、隔离开关5-10、重置计数标志输出端口5-11、计数偏差输出端口5-12、路径延迟输出端口5-13、时钟计数输出端口5-14和断线标志输出端口5-15；终端卡5的输入时钟信号可以来自接入器2、分接器3或透传器4的任一输出端口；
时间信号放大模块5-1的输入经选择开关5-9，连接输入时钟信号的时间回路，输出到计数校正模块5-3；选择开关5-9的控制信号来自时序控制模块5-8；
时码信号处理模块5-4的输入连接输入时钟信号的时码回路，将时码值和路径延迟值输出到计数校正模块5-3，并由路径延迟输出端口5-13向外部输出路径延迟值；
频率信号倍频模块5-5的输入连接输入时钟信号的频率回路，输出到高速计数器5-7；频率信号倍频模块5-5还由断线标志输出端口5-15向外部输出断线告警标志；
高速计数器5-7对倍频信号计数，输出到计数校正模块5-3，并接收计数校正模块5-3的设定值，由时钟计数输出端口5-14向外部输出最终的时钟计数；
时间间隔测量模块5-6的输入经隔离开关5-10，再经选择开关5-9，连接输入时钟信号的时间回路，输出到时码信号处理模块5-4；
测延迟信号生成模块5-2的输出经隔离开关5-10，再经选择开关5-9，连接输入时钟信号的时间回路；
隔离开关5-10的控制信号来自测延迟信号生成模块5-8；
计数校正模块5-3接收时间信号放大模块5-1输出的时间信号、时码信号处理模块5-4输出的时码值和路径延迟值、以及高速计数器5-7输出的倍频信号计数值，由计数偏差输出端口5-12向外部输出补偿路径延迟后的时码值与倍频信号计数值的偏差值；当偏差超出预定限值，向高速计数器5-7输出设定值，并由重置计数标志输出端口5-11向外部输出重置计数告警标志。
(6)接入器2的输出端口数M、分接器3的输出端口数N、及透传器4的输出端口数P，仅用于区分三种设备的输出端口数量，M、N和P三者可以相同，也可以不同；对接入器2、分接器3和透传器4，同种设备都可以有不同输出端口数量的配置。
在计算机集群中传递时钟信号的方法，包括下列步骤：
1)传递时钟信号
1.1)接入器2的时序控制模块2-4，超前时间信号脉冲前沿tA时长(0＜tA＜TL)，控制M个短接开关2-2转换到导通状态；接入器2的时间信号放大模块2-4放大时钟源输入的时间信号，并调整时间信号脉冲的占空比(不改变脉冲的前沿)，使高电平的持续时间为TH，低电平的持续时间为TL，其中TH+TL＝1s，即时间信号的周期；时间信号放大模块2-1的输出分接为M路，分别经M个短接开关2-2，输出到M个输出端口2-3的时间回路端子，将时间信号传递给下游设备；
1.2)分接器3的时序控制模块3-4，超前时间信号脉冲前沿tA时长，控制选择开关3-9转换到时间信号放大模块3-1所在支路，并控制N个短接开关3-2转换到导通状态；时间信号放大模块3-1放大上游输入的时间信号，输出分接为N路，分别经N个短接开关3-2，输出到N个输出端口3-3的时间回路端子，将时间信号传递给下游设备；
1.3)透传器4的时间信号双向放大模块4-1放大上游输入的时间信号，分接输出到P个输出端口4-2的时间回路端子，传递给下游设备；
1.4)终端卡5的时序控制模块5-8，超前时间信号脉冲前沿tA时长，控制选择开关5-9转换到时间信号放大模块5-1所在支路；时间信号放大模块5-1放大上游输入的时间信号，输出到计数校正模块5-3，由脉冲前沿触发计数校正；
1.5)接入器2的时码信号转换模块2-5解码时钟源输入的时码信号，重新编码为本发明采用的编码格式，分接输出到M个输出端口2-3的时码回路端子，传递给下游设备；为方便计算，本发明将时钟源的时码格式转换为一个整型数；
1.6)分接器3的时码信号处理模块3-5解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk，Dk-1...D1，其中k是从当前分接器3到接入器2的路径中，其它分接器3的个数；Di是路径中第j个分接器3到接入器2的总路径延迟，j∈{1，2，...，k}；编号j从直接与接入器2连接的分接器3开始为第1个，下游分接器3的编号j逐级增加；编号j仅用于描述系列路径延迟值Dk，Dk-1...D1的顺序；若上游路径中没有分接器3，则k＝0，且时码信号中系列路径延迟值均为0；
时码信号处理模块3-5读取时间间隔测量模块3-7输出的往返路径延迟值d；基于往返路径对称的假设，路径延迟是往返路径延迟值d的一半；时码信号处理模块3-5计算当前分接器3到接入器2的总路径延迟值Dk+1＝d/2+Dk，时码值tN和系列路径延迟值Dk+1，Dk，Dk-1...D1是处理后的时码信号，分接到N个输出端口3-3的时码回路端子，传递给下游设备；
1.7)透传器4的时码信号放大模块4-3放大上游输入的时码信号，分接输出到P个输出端口4-2的时码回路端子，传递给下游设备；
1.8)终端卡5的时码信号处理模块5-4解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk′，Dk′-1...D1，其中k′是从当前终端卡5到接入器2的路径中，分接器3的个数；Dj是路径中第j个分接器3到接入器2的总路径延迟，j∈{1，2，...，k′}；编号j从直接与接入器2连接的分接器3开始为第1个，下游分接器3的编号j逐级增加；编号j仅用于描述系列路径延迟值Dk′，Dk′-1...D1的顺序；若上游路径中没有分接器3，则k′＝0，且时码信号中系列路径延迟值均为0；
时码信号处理模块5-4读取时间间隔测量模块输出5-6的往返路径延迟值d′；基于往返路径对称的假设，路径延迟是往返路径延迟值d′的一半；时码信号处理模块5-6计算出当前终端卡5到接入器2的总路径延迟值Dk′+1＝d′/2+Dk′，将时码值tN和总路径延迟Dk′+1输出到计数校正模块5-3；由路径延迟输出端口5-13向外部输出系列路径延迟值Dk′+1，Dk′，Dk′-1...D1；
1.9)接入器2的频率信号放大模块2-6放大时钟源输入的频率信号，分接输出到M个输出端口2-3的频率回路端子，传递给下游设备；
1.10)分接器3的频率信号放大模块3-6放大上游输入的频率信号，分接输出到N个输出端口3-3的频率回路端子，传递给下游设备；
1.11)透传器4的频率信号放大模块4-4放大上游输入的频率信号，分接输出到P个输出端口4-2的频率回路端子，传递给下游设备；
1.12)终端卡5的频率信号倍频模块5-5对上游输入的频率信号倍频，输出到高速计数器5-7；若频率信号倍频模块5-5持续一段时间均检测不到上游输入的频率信号，则由断线标志输出端口5-15向外部输出断线告警标志。
2)测量路径延迟
2.1)接入器2的时序控制模块2-4，在时间信号脉冲前沿tB时长之后(TH＜tB＜T)，控制M个短接开关2-2转换到短接状态，等待将下游设备发送的测延迟信号折返；M个短接开关2-2处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB；
2.2)分接器3的时序控制模块3-4，在时间信号脉冲前沿tB时长之后，控制选择开关3-9转换到隔离开关3-10所在支路，并控制N个短接开关3-2转换到短接状态，等待将下游设备发送的测延迟信号折返；N个短接开关3-2处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB；
2.3)接入器2和分接器3的短接开关2-2和3-2处于短接状态的持续时长TD被均等划分为V个时隙，时隙的大小均为Δ；时隙大小Δ的下限Δmin可以允许测延迟信号在路径长度为R的情况下往返；若时间信号在线路中的传输速率为c′，则Δmin＝2·R/c′，且Δmin≤Δ＜TD，
Figure BDA0002895427240000131
，其中
Figure BDA0002895427240000132
是向下取整运算；例如，若最长路径R＝2km，考虑到电信号在电线中的速度慢于真空中的光速，取线路中的光速c′＝2×108m/s，则Δ＝2·R/c′＝20μs，则1ms(1000μs)的时间间隔可以划分为50个时隙。若取TD＝900ms，则可划分V＝900×50＝45000个时隙；
分接器3和终端卡5的测延迟信号生成模块3-8和5-2，在时间信号脉冲前沿tX时长之后，分别控制分接器3或终端卡5的隔离开关3-10或5-10处于导通状态，并分别发送测延迟信号，沿分接器3或终端卡5的时间回路，经隔离开关3-10或5-10，再经选择开关3-9或5-9，向上游传递，同时分别到达分接器3或终端卡5的时间间隔测量模块3-7或5-6，触发开始测量时间间隔；其中tX＝tB+i·Δ，i∈{0，1，...V-1}表示分配给分接器3或终端卡5的时隙编号；
若多个分接器3和/或终端卡5均接到同一透传器4的不同输出端口4-2，或接到级联的若干透传器4的不同输出端口4-2，则多个分接器3和/或终端卡5需设置不同的tX值(对应不同的时隙编号i)，分别占用不同的时隙，分时向上游发送测延迟信号；
若多个分接器3和/或终端卡5均直接连接到接入器2的不同输出端口2-3，或直接连接到同一个或不同的其它分接器3的不同输出端口3-2，或经不同的透传器4最终连接到接入器2或其它分接器3的不同输出端口2-3或3-3，则多个分接器3和/或终端卡5的tX值没有关联；
2.4)测延迟信号沿时间回路向上游传递(可能经0个或多个透传器4)，最终到达最近的一个上游分接器3或接入器2的对应输出端口3-3或2-3的短接开关3-2或2-2，此时短接开关3-2或2-2处于短接状态，使测延迟信号折返回分接器3或终端卡5的时间间隔测量模块3-7或5-6(可能经0个或多个透传器4)，触发结束测量时间间隔，测得往返路径延迟，并输出到分接器3或终端卡5的时码信号处理模块3-5或5-4；
2.5)分接器3和终端卡5的测延迟信号生成模块3-8和5-2控制隔离开关3-10和5-10处于导通状态的持续时间为一个时隙Δ，控制隔离开关3-10和5-10在其它时期处于断开状态；
2.5)透传器4的时间信号双向放大模块4-1对下游设备向上游设备发送的测延迟信号和上游设备向下游设备返送的测延迟信号均进行放大。
3)输出时钟计数和状态标志
3.1)终端卡5的高速计数器5-7对频率信号倍频模块5-5输入的倍频信号计数，计数值tC保存在其内部寄存器，每个倍频信号周期均触发计数值tC加1。高速计数器5-7将计数值tC输出到计数校正模块5-3，并由时钟计数输出端口5-14向外部输出，这就是终端卡5最终输出的数字化的时钟计数值；倍频信号的周期决定了输出时钟计数的分辨率。10MHz频率信号经100倍频后，得到1GHz的倍频频率信号，周期为1ns，即输出时钟计数的分辨率为1ns；
3.2)终端卡5的计数校正模块5-3的输入包括：
i)时间信号放大模块5-1输出的时间信号；
ii)时码信号处理模块5-4输出的指示当前国际协调时UTC秒或国际原子时TAI秒的时码值tN；
㈤时码信号处理模块5-4输出的路径延迟值D，这是从终端卡5到接入器2的总路径延迟；
iv)高速计数器5-7输出的时钟计数值tC；
时间信号脉冲的前沿触发计数校正模块5-3计算补偿总路径延迟后的时间信号值tN′与倍频信号时钟计数tC的偏差ε＝tN′-tC，其中tN′＝tN+D+T，是补偿总路径延迟后，时间信号脉冲下一周期对应的时码值。计数校正模块5-3由计数偏差输出端口5-12向外部输出偏差值ε；若ε超出了预定限值，且tN′＞tC，则将高速计数器5-7内部寄存器的计数值tC重新设定为tN′，并由重置计数标志输出端口5-11向外部输出重置计数告警标志。

Claims (10)

1.一种计算机集群中传递时钟信号的***，其特征在于：包括时钟源，接入器，0个或若干个分接器，0个或若干个透传器，终端卡，以及线路；所述接入器，0个或若干个分接器，0个或若干个透传器，终端卡及线路组成一个树形的时钟信号传递网络；述接入器作为根节点；若干终端卡作为叶节点；由0个或若干个分接器，及0个或若干个透传器作为中间节点；所述时钟源输出的时钟信号由接入器接入所述时钟信号传递网络，经0个或若干个分接器，及0个或若干个透传器中间节点，传递给叶节点的终端卡。
2.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所述树形时钟信号传递网络使用分离的时间回路、时码回路和频率回路，联合传递完整的时钟信号；所述接入器放大或转换时钟源输出的时间信号、时码信号和频率信号；所述时钟源的时钟信号输出端口由分离的时间信号、时码信号和频率信号的回路端子组成。
3.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所述分接器放大或处理上游设备传递的时钟信号，分接到多个下游设备；在时间信号的低电平期间，分接器利用折返法测量到最近的上游其它分接器或所述接入器的往返路径延迟，随时码一同传递给下游设备；在时间信号的低电平期间，分接器折返下游设备发送的测延迟信号；分接器输出能连接的下游设备数量仅受分接器输出端口数量限制，可以通过级联分接器来扩展下游设备数量限制；
所述透传器放大上游设备传递的时钟信号，分接到多个下游设备；在时间信号的低电平期间，透传器放大下游设备分时向上游设备发送的测延迟信号，并放大从上游设备折返的测延迟信号；透传器输出能连接的下游设备数量受测路径延迟的时隙数量限制，且无法通过仅级联透传器来扩展下游设备数量限制；
所述若干终端卡接收上游设备传递的时钟信号；在时间信号的低电平期间，终端卡利用折返法测量到最近的上游分接器或所述接入器的往返路径延迟，经数值计算补偿总路径延迟，输出时钟计数值，最终实现时钟信号传递。
4.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所所述接入器包括时间信号放大模块、M个短接开关、M个输出端口、时序控制模块、时码信号转换模块和频率信号放大模块；所述接入器的输入时钟信号来自所述时钟源的输出端口；
所述时间信号放大模块的输入连接所述输入时钟信号的时间回路，输出分接为M路，分别经M个短接开关，输出到M个输出端口的时间回路端子；所述时间信号放大模块至所述M个短接开关的线路是等长的；所述M个短接开关的控制信号均来自所述时序控制模块；
所述时码信号转换模块的输入连接所述输入时钟信号的时码回路，分接输出到所述M个输出端口的时码回路端子；
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述M个输出端口的频率回路端子；
所述M个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成M个完整的时钟信号；所述接入器每个输出端口的下游设备可以是任一个分接器、透传器或终端卡。
5.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所述分接器包括时间信号放大模块、N个短接开关、N个输出端口、时序控制模块、时码信号处理模块、频率信号放大模块、时间间隔测量模块、测延迟信号生成模块、选择开关和隔离开关；所述分接器的输入时钟信号可以来自接入器、透传器或其它分接器的任一输出端口；
所述时间信号放大模块的输入经选择开关，连接所述输入时钟信号的时间回路，输出分接为N路，分别经N个短接开关，输出到N个输出端口的时间回路端子；所述时间信号放大模块至所述N个短接开关的线路是等长的；所述选择开关和N个短接开关的控制信号均来自所述时序控制模块；
所述时码信号处理模块的输入连接所述输入时钟信号的时码回路，分接输出到所述N个输出端口的时码回路端子；
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述N个输出端口的频率回路端子；
所述时间间隔测量模块的输入经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路，输出到所述时码信号处理模块；
所述测延迟信号生成模块的输出经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路；
所述隔离开关的控制信号来自所述测延迟信号生成模块；
所述N个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成N个完整的时钟信号；所述分接器每个输出端口的下游设备可以是任一个透传器、终端卡或其它分接器。
6.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所述透传器包括时间信号双向放大模块、P个输出端口、时码信号放大模块和频率信号放大模块；所述透传器的输入时钟信号可以来自接入器、分接器或其它透传器的任一输出端口。
所述时间信号双向放大模块的输入连接所述输入时钟信号的时间回路，分接输出到所述P个输出端口的时间回路端子；
所述时码信号放大模块的输入连接所述输入时钟信号的时码回路，分接输出到所述P个输出端口的时码回路端子；
所述频率信号放大模块的输入连接所述输入时钟信号的频率回路，分接输出到所述P个输出端口的频率回路端子；
所述P个输出端口均包括时间回路、时码回路和频率回路三个分离的回路输出端子，组成P个完整的时钟信号；所述透传器每个输出端口的下游设备可以是任一个分接器、终端卡或其它透传器。
7.根据权利要求1所述的计算机集群中传递时钟信号的***，其特征在于：所述终端卡包括时间信号放大模块、计数校正模块、时码信号处理模块、频率信号倍频模块、高速计数器、时间间隔测量模块、测延迟信号生成模块、时序控制模块、选择开关、隔离开关、重置计数标志输出端口、计数偏差输出端口、路径延迟输出端口、时钟计数输出端口和断线标志输出端口；所述终端卡的输入时钟信号可以来自接入器、分接器或透传器的任一输出端口；
所述时间信号放大模块的输入经选择开关，连接所述输入时钟信号的时间回路，输出到计数校正模块；所述选择开关的控制信号来自所述时序控制模块；
所述时码信号处理模块的输入连接所述输入时钟信号的时码回路，将时码值和路径延迟值输出到计数校正模块，并由路径延迟输出端口向外部输出路径延迟值；
所述频率信号倍频模块的输入连接所述输入时钟信号的频率回路，输出到高速计数器；所述频率信号倍频模块还由断线标志输出端口向外部输出断线告警标志；
所述高速计数器对倍频信号计数，输出到计数校正模块，并接收计数校正模块的设定值，由时钟计数输出端口向外部输出最终的时钟计数；
所述时间间隔测量模块的输入经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路，输出到所述时码信号处理模块；
所述测延迟信号生成模块的输出经隔离开关，再经选择开关，连接所述输入时钟信号的时间回路；
所述隔离开关的控制信号来自所述测延迟信号生成模块；
所述计数校正模块接收所述时间信号放大模块输出的时间信号、所述时码信号处理模块输出的时码值和路径延迟值、以及所述高速计数器输出的倍频信号计数值，由计数偏差输出端口向外部输出补偿路径延迟后的时码值与倍频信号计数值的偏差值；当所述偏差超出预定限值，向所述高速计数器输出设定值，并由重置计数标志输出端口向外部输出重置计数告警标志；
所述述接入器的输出端口数M、分接器的输出端口数N、及透传器的输出端口数P，仅用于区分三种设备的输出端口数量，M、N和P三者可以相同，也可以不同；对所述接入器、分接器和透传器，同种设备都可以有不同输出端口数量的配置。
8.一种在计算机集群中传递时钟信号的方法，其特征在于，包括下列步骤：
1)传递时钟信号
1.1)接入器的时序控制模块，超前时间信号脉冲前沿tA时长(0＜tA＜TL)，控制M个短接开关转换到导通状态；接入器的时间信号放大模块放大时钟源输入的时间信号，并调整时间信号脉冲的占空比，使高电平的持续时间为TH，低电平的持续时间为TL，其中TH+TL＝T是时间信号的周期；所述时间信号放大模块的输出分接为M路，分别经M个短接开关，输出到M个输出端口的时间回路端子，将时间信号传递给下游设备；
1.2)分接器的时序控制模块，超前时间信号脉冲前沿tA时长，控制选择开关转换到分接器的时间信号放大模块所在支路，并控制N个短接开关转换到导通状态；所述时间信号放大模块放大上游输入的时间信号，输出分接为N路，分别经N个短接开关，输出到N个输出端口的时间回路端子，将时间信号传递给下游设备；
1.3)透传器的时间信号双向放大模块放大上游输入的时间信号，分接输出到P个输出端口的时间回路端子，传递给下游设备；
1.4)终端卡的时序控制模块，超前时间信号脉冲前沿tA时长，控制选择开关转换到时间信号放大模块所在支路；所述时间信号放大模块放大上游输入的时间信号，输出到计数校正模块，由脉冲前沿触发计数校正；
1.5)接入器的时码信号转换模块解码时钟源输入的时码信号，重新编码，分接输出到M个输出端口的时码回路端子，传递给下游设备；
1.6)分接器的时码信号处理模块解码上游输入的时码信号，读取时码值和一系列路径延迟值；读取时间间隔测量模块输出的往返路径延迟值；计算当前分接器到所述接入器的总路径延迟值，时码值和系列路径延迟值是处理后的时码信号，分接到N个输出端口的时码回路端子，传递给下游设备；
1.7)透传器的时码信号放大模块放大上游输入的时码信号，分接输出到P个输出端口的时码回路端子，传递给下游设备；
1.8)终端卡的时码信号处理模块解码上游输入的时码信号，读取时码值和一系列路径延迟值，读取时间间隔测量模块输出的往返路径延迟值；计算出当前终端卡到所述接入器的总路径延迟值，将时码值和总路径延迟输出到计数校正模块；由路径延迟输出端口向外部输出系列路径延迟值；
1.9)接入器的频率信号放大模块放大时钟源输入的频率信号，分接输出到M个输出端口的频率回路端子，传递给下游设备；
1.10)分接器的频率信号放大模块放大上游输入的频率信号，分接输出到N个输出端口的频率回路端子，传递给下游设备；
1.11)透传器的频率信号放大模块放大上游输入的频率信号，分接输出到P个输出端口的频率回路端子，传递给下游设备；
1.12)终端卡的频率信号倍频模块对上游输入的频率信号倍频，输出到高速计数器；若所述频率信号倍频模块持续一段时间均检测不到上游输入的频率信号，则由断线标志输出端口向外部输出断线告警标志。
2)测量路径延迟
2.1)接入器的时序控制模块，在时间信号脉冲前沿tB时长之后(TH＜tB＜T)，控制M个短接开关转换到短接状态，等待将下游设备发送的测延迟信号折返；所述M个短接开关处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB；
2.2)分接器的时序控制模块，在时间信号脉冲前沿tB时长之后，控制选择开关转换到隔离开关所在支路，并控制N个短接开关转换到短接状态，等待将下游设备发送的测延迟信号折返；所述N个短接开关处于导通状态的持续时长共tA+tB，处于短接状态的持续时长共TD＝T-tA-tB；
2.3)接入器和分接器的短接开关处于短接状态的持续时长TD被均等划分为V个时隙，时隙的大小均为Δ；时隙大小Δ的下限Δmin可以允许测延迟信号在路径长度为R的情况下往返；若时间信号在线路中的传输速率为c′，则Δmin＝2·R/c′，且Δmin≤Δ＜TD，
Figure FDA0002895427230000051
其中
Figure FDA0002895427230000052
是向下取整运算；
分接器和终端卡的测延迟信号生成模块，在时间信号脉冲前沿tX时长之后，分别控制所述分接器或终端卡的隔离开关处于导通状态，并分别发送测延迟信号，沿所述分接器或终端卡的时间回路，经隔离开关，再经选择开关，向上游传递，同时分别到达所述分接器或终端卡的时间间隔测量模块，触发开始测量时间间隔；其中tX＝tB+i·Δ，i∈{0，1，...V-1}表示分配给所述分接器或终端卡的时隙编号；
若多个分接器和/或终端卡均接到同一透传器的不同输出端口，或接到级联的若干透传器的不同输出端口，则所述多个分接器和/或终端卡需设置不同的tX值，分别占用不同的时隙，分时向上游发送测延迟信号；
若多个分接器和/或终端卡均直接连接到所述接入器的不同输出端口，或直接连接到同一个或不同的其它分接器的不同输出端口，或经不同的透传器最终连接到所述接入器或其它分接器的不同输出端口，则所述多个分接器和/或终端卡的tX值没有关联；
2.4)测延迟信号沿时间回路向上游传递，最终到达最近的一个上游分接器或所述接入器的对应输出端口的短接开关，此时所述短接开关处于短接状态，使测延迟信号折返回所述分接器或终端卡的时间间隔测量模块，触发结束测量时间间隔，测得往返路径延迟，并输出到所述分接器或终端卡的时码信号处理模块；
2.5)分接器和终端卡的测延迟信号生成模块控制隔离开关处于导通状态的持续时间为一个时隙Δ，控制隔离开关在其它时期处于断开状态；
2.6)透传器的时间信号双向放大模块对下游设备向上游设备发送的测延迟信号和上游设备向下游设备返送的测延迟信号均进行放大；
3)输出时钟计数和状态标志
终端卡的高速计数器对频率信号倍频模块输入的倍频信号计数，计数值tC保存在其内部寄存器，每个倍频信号周期均触发计数值tC加1。所述高速计数器将计数值tC输出到计数校正模块，并由时钟计数输出端口向外部输出，这就是终端卡最终输出的数字化的时钟计数值。
9.根据权利要求8所述的在计算机集群中传递时钟信号的方法，其特征在于，终端卡的计数校正模块的输入包括：
i)时间信号放大模块输出的时间信号；
ii)时码信号处理模块输出的指示当前国际协调时UTC秒或国际原子时TAI秒的时码值tN；
㈤时码信号处理模块输出的路径延迟值D，这是从所述终端卡到所述接入器的总路径延迟；
iv)高速计数器输出的时钟计数值tC；
时间信号脉冲的前沿触发计数校正模块计算补偿总路径延迟后的时间信号值tN′与倍频信号时钟计数tC的偏差ε＝tN′-tC，其中tN′＝tN+D+T，是补偿总路径延迟后，时间信号脉冲下一周期对应的时码值；计数校正模块由计数偏差输出端口向外部输出偏差值ε；若ε超出了预定限值，且tN′＞tC，则将高速计数器内部寄存器的计数值tC重新设定为tN′，并由重置计数标志输出端口向外部输出重置计数告警标志。
10.根据权利要求8所述的在计算机集群中传递时钟信号的方法，其特征在于，分接器的时码信号处理模块解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk，Dk-1...D1，其中k是从当前分接器到所述接入器的路径中，其它分接器的个数；Dj是路径中第j个分接器到所述接入器的总路径延迟，j∈{1，2，...，k}；编号j从直接与所述接入器连接的分接器开始为第1个，下游分接器的编号j逐级增加；所述编号j仅用于描述所述系列路径延迟值Dk，Dk-1...D1的顺序；若上游路径中没有分接器，则k＝0，且时码信号中所述系列路径延迟值均为0；
所述分接器的时码信号处理模块读取时间间隔测量模块输出的往返路径延迟值d；基于往返路径对称的假设，路径延迟是往返路径延迟值d的一半；所述时码信号处理模块计算当前分接器到所述接入器的总路径延迟值Dk+1＝d/2+Dk，时码值tN和系列路径延迟值Dk+1，Dk，Dk-1...D1是处理后的时码信号，分接到N个输出端口的时码回路端子，传递给下游设备；
终端卡的时码信号处理模块解码上游输入的时码信号，读取时码值tN和一系列路径延迟值Dk′，Dk′-1...D1，其中k′是从当前终端卡到所述接入器的路径中，分接器的个数；Dj是路径中第j个分接器到所述接入器的总路径延迟，j∈{1，2，...，k′}；编号j从直接与所述接入器连接的分接器开始为第1个，下游分接器的编号j逐级增加；所述编号j仅用于描述所述系列路径延迟值Dk′，Dk′-1...D1的顺序；若上游路径中没有分接器，则k′＝0，且时码信号中所述系列路径延迟值均为0；
所述终端卡的时码信号处理模块读取时间间隔测量模块输出的往返路径延迟值d′；基于往返路径对称的假设，路径延迟是往返路径延迟值d′的一半；所述时码信号处理模块计算出当前终端卡到所述接入器的总路径延迟值Dk′+1＝d′/2+Dk′，将时码值tN和总路径延迟Dk′+1输出到计数校正模块；由路径延迟输出端口向外部输出系列路径延迟值Dk′+1，Dk′，Dk′-1...D1。
CN202110040008.0A 2021-01-13 2021-01-13 一种计算机集群中传递时钟信号的***和方法 Active CN112887047B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110040008.0A CN112887047B (zh) 2021-01-13 2021-01-13 一种计算机集群中传递时钟信号的***和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110040008.0A CN112887047B (zh) 2021-01-13 2021-01-13 一种计算机集群中传递时钟信号的***和方法

Publications (2)

Publication Number Publication Date
CN112887047A true CN112887047A (zh) 2021-06-01
CN112887047B CN112887047B (zh) 2024-04-05

Family

ID=76045010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110040008.0A Active CN112887047B (zh) 2021-01-13 2021-01-13 一种计算机集群中传递时钟信号的***和方法

Country Status (1)

Country Link
CN (1) CN112887047B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114021509A (zh) * 2021-09-03 2022-02-08 芯华章科技股份有限公司 在验证期间的逻辑设计中的根时钟频率的动态调整

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168793A (ja) * 1997-08-20 1999-03-09 Nec Eng Ltd データ伝送システム
CN101183244A (zh) * 2007-11-29 2008-05-21 中国人民解放军国防科学技术大学 精确触发信号产生方法及产生电路
CN102007696A (zh) * 2008-04-14 2011-04-06 高通股份有限公司 全数字锁相回路中的相位-数字转换器
US20120098697A1 (en) * 2010-10-26 2012-04-26 Eung Gi Paek Time transfer method and system
CN110278048A (zh) * 2019-04-24 2019-09-24 南京大学 一种基于分簇算法的分级Ad Hoc网络时间同步方法
CN110673689A (zh) * 2019-09-23 2020-01-10 深圳云天励飞技术有限公司 时钟控制电路及方法
CN111954298A (zh) * 2020-08-25 2020-11-17 电子科技大学 一种适用于毫米波射频拉远模块的时钟同步装置及***
CN112055945A (zh) * 2018-05-01 2020-12-08 德吉润股份有限公司 用于完成级联的时钟环状总线的***和方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168793A (ja) * 1997-08-20 1999-03-09 Nec Eng Ltd データ伝送システム
CN101183244A (zh) * 2007-11-29 2008-05-21 中国人民解放军国防科学技术大学 精确触发信号产生方法及产生电路
CN102007696A (zh) * 2008-04-14 2011-04-06 高通股份有限公司 全数字锁相回路中的相位-数字转换器
US20120098697A1 (en) * 2010-10-26 2012-04-26 Eung Gi Paek Time transfer method and system
CN112055945A (zh) * 2018-05-01 2020-12-08 德吉润股份有限公司 用于完成级联的时钟环状总线的***和方法
CN110278048A (zh) * 2019-04-24 2019-09-24 南京大学 一种基于分簇算法的分级Ad Hoc网络时间同步方法
CN110673689A (zh) * 2019-09-23 2020-01-10 深圳云天励飞技术有限公司 时钟控制电路及方法
CN111954298A (zh) * 2020-08-25 2020-11-17 电子科技大学 一种适用于毫米波射频拉远模块的时钟同步装置及***

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PENG ZHANG ET AL.: "A 25-28Gb/s PLL-based Full-Rate Reference-Less CDR in 0.13um Site BiCMOS", 《IEEE》 *
张营等: "规则驱动的Android应用DFS测试技术", 《计算机科学》 *
陆辰鸿;胡越黎;周俊;: "基于训练方式的存储器时钟信号的自适应同步", 上海大学学报(自然科学版), no. 04, 31 August 2015 (2015-08-31) *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114021509A (zh) * 2021-09-03 2022-02-08 芯华章科技股份有限公司 在验证期间的逻辑设计中的根时钟频率的动态调整
CN114021509B (zh) * 2021-09-03 2022-07-22 芯华章科技股份有限公司 在验证期间的逻辑设计中的根时钟频率的动态调整

Also Published As

Publication number Publication date
CN112887047B (zh) 2024-04-05

Similar Documents

Publication Publication Date Title
CN201127028Y (zh) 通过同步数字体系光通信网络传递时间的时间同步***
CN110492965A (zh) 一种主从***内串行报文对时的方法和装置
CN108872910B (zh) 一种用于电能质量监测装置在线检定的校时***及方法
CN102546147B (zh) 基于sdh网络实现广域保护***精确网络对时方法
CN109818701A (zh) 通信设备的高精度时钟同步方法及***
CN110943881B (zh) 一种基于就地化保护工厂化调试的测试***及方法
CN110928176B (zh) 一种支持多种授时技术的多功能授时设备
CN106547240A (zh) 一种端口采样率可独立配置的就地化采集与控制公用终端及方法
CN113014345A (zh) 时钟同步预警方法、设备及其***
CN112887047A (zh) 一种计算机集群中传递时钟信号的***和方法
CN109525354A (zh) 一种基于拨码开关控制的串口对时装置及其配置方法
US7930460B2 (en) Universal measurement or protective device
CN101752901B (zh) 一种异地数据采样同步的方法、***、装置及设备
CN100586055C (zh) 用于***之间的网络同步的时钟传输设备
CN102308226A (zh) 测试装置及测试方法
CN109600289B (zh) 智能变电站用hsr环网内及环网间数据收发方法及保护
CN112202520A (zh) 基于5g网络对时的纵联差动保护测试装置及其应用方法
CN107085174B (zh) 一种分布式局部放电检测***的高精度时间同步方法
JPH02155421A (ja) サンプリング時刻同期方式
CN108318846A (zh) 智能变电站合并单元绝对延时的测试装置
CN219287537U (zh) 一种时钟同步装置及移动终端
CN115173556B (zh) 一种分布式环网柜配电自动化装置及数据同步采集方法
CN110808804A (zh) 实现多路RapidIO测试板卡接收同步的结构、方法及测试设备
CN111405588B (zh) 一种高速无线测试网络***架构
Yin et al. The investigation of the serial communication between the process level and the bay level of the substation automation system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant