CN112866711B - 一种视频编码中模式决策电路 - Google Patents

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Abstract

本发明公开了一种视频编码中模式决策电路，包括三个并行的处理电路，在第一处理电路对4个4*4单元进行编码模式决策得到第一RDO值期间，第二处理电路对8*8进行编码模式决策得到第二RDO值；第一比较电路比较第一RDO值和第二RDO值以保存最小值的编码模式；第三处理电路对16*16单元进行编码模式决策得到第三RDO值；第二比较电路根据第一比较电路保存的4个8*8单元的编码模式获得第四RDO值，比较第四RDO值和第三RDO值以保存最小值的编码模式；第三处理单路对32*32单元进行编码模式决策得到第五RDO值；第三比较电路根据第二比较电路保存的4个16*16单元的编码模式获得第六RDO值，并比较第六RDO值和第五RDO值以将最小值的编码模式作为32*32的编码模式，达到满足实时处理需求的目的。

Description

一种视频编码中模式决策电路
技术领域
本发明涉及视频编码技术领域，具体涉及一种视频编码中模式决策电路。
背景技术
在视频编码标准(如AVS2、HEVC等标准)中，一般支持多种编码模式划分，如CU(Coding Unit，编码单元)、PU(Prediction Unit，预测单元)等编码模式划分，并且视频编码标准支持的CU/PU的尺寸范围有4x4、8x8、16x16、32x32以及64x64等。
目前，为了得到最优的划分模式，通过在视频编码器中引入MD(Mode Decision，模式决策)模块，该MD模块通过RDO(Rate Distortion Optimization，率失真优化)过程选择最优的编码模式划分，以获得最佳的编码质量和性能。
然而，MD模块在执行RDO过程中，对于多种编码模式划分尺寸是按照串行方式分别进行RDO过程，并且每种PU/CU决策得到RDO代价值后都会与其他的候选模式进行比较以选择最优划分模式。因此，这种串行处理方式显然时间复杂度高、并行粒度低，不利于硬件实现实时编码。
发明内容
本发明的目的是针对上述现有技术的不足提出的一种视频编码中模式决策电路，该目的是通过以下技术方案实现的。
本发明的第一方面提出了一种视频编码中模式决策电路，所述电路包括第一至第三比较电路、并行执行的第一至第三处理电路；
所述第一处理电路，用于依次对4个4*4预测单元进行编码模式决策，以得到第一率失真优化RDO值；
所述第二处理电路，用于对4个4*4预测单元组成的8*8编码单元进行编码模式决策，以得到第二RDO值；
所述第一比较电路，用于比较所述第一RDO值和所述第二RDO值，以保存最小RDO值对应的编码模式；
所述第三处理电路，用于在第二处理电路处理4个8*8编码单元期间，对该4个8*8编码单元组成的16*16编码单元进行编码模式决策，以得到第三RDO值；
所述第二比较电路，用于根据所述第一比较电路依次保存的4个8*8编码单元的编码模式获得第四RDO值，并比较第四RDO值和第三RDO值，以保存最小RDO值对应的编码模式；
所述第三处理单路，还用于对由4个16*16编码单元组成的32*32编码单元进行编码模式决策，以得到第五RDO值；
所述第三比较电路，用于根据所述第二比较电路依次保存的4个16*16编码单元的编码模式获得第六RDO值，并比较第六RDO值和第五RDO值，以将最小RDO值对应的编码模式作为32*32编码单元的编码模式。
本发明的第二方面提出了一种硬件视频编码器，所述硬件编码器包括如上述第一方面所述的模式决策电路。
基于上述第一方面所述的视频编码中模式决策电路，本发明具有如下有益效果：
根据每个尺寸处理的时间和数据特性，对于4*4预测单元和8*8编码单元的处理，分别用第一处理电路和第二处理电路的并行执行，对于16*16编码单元和32*32编码单元的处理，复用的是第三处理电路的流水串行处理，以满足实时处理需求，同时节省电路和存储面积。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明根据一示例性实施例示出的一种视频编码中模式决策电路的结构示意图；
图2为本发明根据图1所示实施例示出的一种第一处理电路与第二处理电路并行调度关系示意图；
图3为本发明根据图1所示实施例示出的一种第二处理电路与第三处理电路并行调度关系示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本发明可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
本发明针对AVS2视频编码标准，为满足实际硬件编码器时序需求，对模式决策(MD)过程涉及的各模块函数电路需要单独综合设计，以实现不同层电路、不同功能函数之间并行或者流水调度硬件结构。
通过充分考虑每个编码尺寸处理的时间和数据特性，根据理论计算和实验验证，通过设计3套不同尺寸不同模式的并行处理电路，并关闭全部64*64编码模式的决策，并对每层电路的主要模块函数时间进行综合预估以及各模块电路时间约束，以满足实时处理需求，进而得到如图1所示的模式决策电路的结构示意图，包括三个并行执行的第一处理电路110、第二处理电路120、第三处理电路130，以及第一比较电路140、第二比较电路150和第三比较电路160；
其中，所述第一处理电路110，用于依次对4个4*4预测单元进行编码模式决策，以得到第一RDO值；
所述第二处理电路120，用于对4个4*4预测单元组成的8*8编码单元进行编码模式决策，以得到第二RDO值；
所述第一比较电路140，用于比较所述第一RDO值和所述第二RDO值，以保存最小RDO值对应的编码模式；
所述第三处理电路130，用于在第二处理电路120处理4个8*8编码单元期间，对该4个8*8编码单元组成的16*16编码单元进行编码模式决策，以得到第三RDO值；
所述第二比较电路150，用于根据所述第一比较电路140依次保存的4个8*8编码单元的编码模式获得第四RDO值，并比较第四RDO值和第三RDO值，以保存最小RDO值对应的编码模式；
所述第三处理单路130，还用于对由4个16*16编码单元组成的32*32编码单元进行编码模式决策，以得到第五RDO值；
所述第三比较电路160，用于根据所述第二比较电路150依次保存的4个16*16编码单元的编码模式获得第六RDO值，并比较第六RDO值和第五RDO值，以将最小RDO值对应的编码模式作为32*32编码单元的编码模式。
所述第一至第三处理电路在进行编码模式决策时，均利用像素的亮度信息进行编码模式决策。
基于上述描述可知，根据每个尺寸处理的时间和数据特性，对于4*4预测单元和8*8编码单元的处理，分别用第一处理电路110和第二处理电路120的并行执行，对于16*16编码单元和32*32编码单元的处理，复用的是第三处理电路的流水串行处理，以满足实时处理需求，同时节省电路和存储面积。
在一些实施例中，由于亮度信息处理和色度信息处理互不干扰，为了节省电路和存储面积，第一处理电路110、第二处理电路120以及第三处理电路130在进行编码模式决策时，均通过对像素的亮度信息进行编码模式决策。
需要说明的是，由于8*8编码单元的色度信息大小为4*4，并且划分为4个4*4的预测单元的色度信息大小也为4*4，因此无论是4个4*4预测单元的色度信息处理还是8*8编码单元的色度信息处理均相同，为了避免4*4色度电路的重复调用，本发明通过设计一个与第一至第三处理电路也并行执行的第四处理电路，用于在第二处理电路120对4个4*4预测单元组成的8*8编码单元进行编码模式决策期间或者第一处理电路110对4个4*4预测单元进行编码模式决策期间，对上一个8*8编码单元包含的色度信息按照第一比较电路140保存的上一个8*8编码单元对应的编码模式进行处理，以得到上一个8*8编码单元的色度编码信息。
参见图2所示，为第一处理电路110和第二处理电路120完成4个8*8编码单元处理的调度关系，4×4L0～3表示第一处理电路110依次对第一个8*8编码单元的4个4*4预测单元的亮度信息进行处理，以进行编码模式决策，8×8L0表示第二处理电路120对第一个8*8编码单元的亮度信息进行处理，以进行编码模式决策，C3表示第四处理电路对上一个8*8编码单元包含的色度信息按照第一比较电路140保存的上一个8*8编码单元对应的编码模式进行处理，以得到上一个8*8编码单元的色度编码信息，由图2可以看出，处理完第一个8*8编码单元需要花费120个时钟周期，C&U 8×8表示第一比较电路140对第一处理电路110得到的第一RDO值和第二处理电路120得到的第二RDO值进行比较，需要花费10个时钟周期。以此类推，4×4L4～7表示第一处理电路110对第二个8*8编码单元的4个4*4预测单元的处理，8×8L1表示第二处理电路120对第二个8*8编码单元的处理；4×4L8～11表示第一处理电路110对第三个8*8编码单元的4个4*4预测单元的处理，8×8L2表示第二处理电路120对第三个8*8编码单元的处理；4×4L12～15表示第一处理电路110对第四个8*8编码单元的4个4*4预测单元的处理，8×8L3表示第二处理电路120对第四个8*8编码单元的处理。
由此可知，处理完4个8*8编码单元总共需要花费520个时钟周期。
由图2可以看出，第一处理电路110和第二处理电路120同时启动亮度处理决策，决策得到最优的编码模式后，以用于第四处理电路在处理下一个8*8编码单元时，按照第一比较电路140保存的上一个8*8编码单元对应的编码模式对上一个8*8编码单元进行处理，以得到上一个8*8编码单元的色度编码信息，这样可以节省一次4*4色度电路的调用。
在一些实施例中，根据算法性能以及时间约束计算，对于第三处理电路，除了16*16尺寸和32*32尺寸复用串行处理之外，16*16尺寸的色度信息和32*32尺寸的色度信息也复用统一的流水串行处理。
也就是说，第三处理电路130还用于在对4个8*8编码单元组成的16*16编码单元进行编码模式决策之后，对该16*16编码单元包含的色度信息进行处理，以得到该16*16编码单元的色度编码信息。
另外，第三处理单路130对由4个16*16编码单元组成的32*32编码单元进行编码模式决策的过程可以在4个16*16编码单元的处理过程中的任意一个16*16编码单元的色度信息处理之后执行，并且32*32编码单元包含的色度信息处理的过程也可以在4个16*16编码单元的处理过程中的任意一个16*16编码单元的色度信息处理之后执行。
参见图3所示，在处理32*32编码单元时，先串行处理4个16*16编码单元，并且在处理这4个16*16编码单元过程中，也处理当前32*32编码单元，在处理过程中，亮度信息和色度信息处理复用同一的流水处理，8×8L0～3表示第二处理电路120依次对第一个16*16编码单元的4个8*8编码单元的亮度信息进行处理，16×16L0表示第三处理电路130对第一个16*16编码单元的亮度信息进行处理，C0表示第三处理电路130紧接着对第一个16*16编码单元的色度信息进行处理，32×32L0表示第三处理电路130紧接着对32*32编码单元的亮度信息进行处理，C&U 16×16表示第二比较电路150对4个8*8编码单元的第四RDO值和16*16编码单元的第三RDO值进行比较。以此类推，直到最后，C&U 32×32表示第三比较电路160对4个16*16编码单元的第六RDO值和32*32编码单元的第五RDO值进行比较。
由图3可以看出，对于32*32编码单元的亮度处理紧接在处理第一个16*16编码单元的色度信息之后进行，这样需要额外的610-550＝60时钟周期，可以通过第一处理电路110和第二处理电路120处理更多模式或等待进行同步，对于32*32编码单元的色度处理紧接在处理第二个16*16编码单元的色度信息之后进行。
由图3所示，处理一个32*32编码单元需要2290个时钟周期，对于一个64*64的最大编码单元(LCU)，需要的时钟周期为4*2290＝9160。
举例来说，在300MHz的主频处理速度下，对于1920×1080的视频帧，如果要求每秒处理60帧，需要满足的实时处理时序需求为300*1000000/1920/1080*(64*64)/60约等于9800时钟周期。
需要进一步说明的是，在RDO过程中，每个编码尺寸通常会有多种预测模式，分别需要在帧内和帧间进行遍历处理，比如AVS2标准中每个编码尺寸最多支持9种预测模式，如果这些模式都进行硬件处理，一方面处理时间复杂度高，另一方面对电路资源消耗大。而事实上，根据实验和经验分享，适当的减少不同编码的预测模式数量并不会对编码性能有太大的影响，同时也有助于减少硬件面积和降低设计复杂度。
基于此，为了减少每个编码尺寸帧内/帧间的预测模式数量，以降低硬件设计复杂度，并保持较高的编码性能，对于4*4预测单元设置第一预设数量个帧内/帧间预测模式，对于8*8编码单元设置第二预设数量个帧内/帧间预测模式，对于16*16编码单元和32*32编码单元设置第三预设数量个帧内/帧间预测模式。
也就是说，第一处理电路110具体用于根据第一预设数量个帧内/帧间预测模式对4个4*4预测单元分别进行编码模式决策，并根据4个4*4预测单元的决策结果获得第一RDO值。
第二处理电路120具体用于根据第二预设数量个帧内/帧间预测模式对8*8编码单元进行编码模式决策，并根据8*8编码单元的决策结果获得第二RDO值。
第三处理电路130具体用于根据第三预设数量个帧内/帧间预测模式对16*16编码单元进行编码模式决策，并根据16*16编码单元的决策结果获得第三RDO值。
第三处理电路1130还具体用于根据第三预设数量个帧内/帧间预测模式对32*32编码单元进行编码模式决策，并根据32*32编码单元的决策结果获得第五RDO值。
举例来说，根据各个预测模式的处理时间计算，如表1所示，为模式决策电路中三个并行执行的处理电路设置的帧内/帧间预测模式数量，对于用于处理4*4预测单元的第一处理电路110，每次需要遍历3种帧内预测模式，并根据3种预测结果决策一种最优预测模式；对于处理8*8编码单元的第二处理电路120，每次需要遍历6种帧内/帧间预测模式，并根据6种预测结果决策一种最优预测模式；对于处理16*16编码单元或32*32编码单元的第三处理电路，每次需要遍历5种帧内/帧间预测模式，并根据5种预测结果决策一种最优预测模式。
电路尺寸 帧内预测模式数量 帧间预测模式数量
4x4 3 0
8x8 3 3
16x16/32x32 1 4
表1
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种视频编码中模式决策电路，其特征在于，所述电路包括第一至第三比较电路、并行执行的第一至第三处理电路；
所述第一处理电路，用于依次对4个4*4预测单元进行编码模式决策，以得到第一率失真优化RDO值；
所述第二处理电路，用于对4个4*4预测单元组成的8*8编码单元进行编码模式决策，以得到第二RDO值；
所述第一比较电路，用于比较所述第一RDO值和所述第二RDO值，以保存最小RDO值对应的编码模式；
所述第三处理电路，用于在第二处理电路处理4个8*8编码单元期间，对该4个8*8编码单元组成的16*16编码单元进行编码模式决策，以得到第三RDO值；
所述第二比较电路，用于根据所述第一比较电路依次保存的4个8*8编码单元的编码模式获得第四RDO值，并比较第四RDO值和第三RDO值，以保存最小RDO值对应的编码模式；
所述第三处理单路，还用于对由4个16*16编码单元组成的32*32编码单元进行编码模式决策，以得到第五RDO值；
所述第三比较电路，用于根据所述第二比较电路依次保存的4个16*16编码单元的编码模式获得第六RDO值，并比较第六RDO值和第五RDO值，以将最小RDO值对应的编码模式作为32*32编码单元的编码模式。
2.根据权利要求1所述的电路，其特征在于，所述第一至第三处理电路在进行编码模式决策时，均利用像素的亮度信息进行编码模式决策。
3.根据权利要求1所述的电路，其特征在于，所述电路还包括：
第四处理电路，用于在第二处理电路对4个4*4预测单元组成的8*8编码单元进行编码模式决策期间，对上一个8*8编码单元包含的色度信息按照第一比较电路保存的上一个8*8编码单元对应的编码模式进行处理，以得到上一个8*8编码单元的色度编码信息。
4.根据权利要求1所述的电路，其特征在于，所述第三处理电路，还用于在对该4个8*8编码单元组成的16*16编码单元进行编码模式决策之后，对该16*16编码单元包含的色度信息进行处理，以得到该16*16编码单元的色度编码信息。
5.根据权利要求1所述的电路，其特征在于，所述第一处理电路，具体用于根据第一预设数量个帧内/帧间预测模式对4个4*4预测单元分别进行编码模式决策，并根据4个4*4预测单元的决策结果获得第一RDO值。
6.根据权利要求1所述的电路，其特征在于，所述第二处理电路，具体用于根据第二预设数量个帧内/帧间预测模式对8*8编码单元进行编码模式决策，并根据8*8编码单元的决策结果获得第二RDO值。
7.根据权利要求1所述的电路，其特征在于，所述第三处理电路，具体用于根据第三预设数量个帧内/帧间预测模式对16*16编码单元进行编码模式决策，并根据16*16编码单元的决策结果获得第三RDO值。
8.根据权利要求1所述的电路，其特征在于，所述第三处理电路，还具体用于根据第三预设数量个帧内/帧间预测模式对32*32编码单元进行编码模式决策，并根据32*32编码单元的决策结果获得第五RDO值。
9.一种硬件编码器，其特征在于，所述硬件编码器包括如上述权利要求1至8任一项所述的模式决策电路。
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