CN112834913A - 一种堆叠测试机通道的高压测试方法 - Google Patents

一种堆叠测试机通道的高压测试方法 Download PDF

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CN112834913A CN202110025104.8A CN202110025104A CN112834913A CN 112834913 A CN112834913 A CN 112834913A CN 202110025104 A CN202110025104 A CN 202110025104A CN 112834913 A CN112834913 A CN 112834913A
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Abstract

本发明涉及半导体测试技术领域，具体地说是一种堆叠测试机通道的高压测试方法。具体方法如下：S1：上电初始化开始；S2：开始自检测试，若自检测试通过，判断是否用户分组配置；若不通过，则将不通过信号发给主控***；S3：判断是否用户分组配置，若需要，则进行通道堆叠处理配置及抑制电路噪声处理配置；若不需要，则直接进入通道配置；S4：进入通道配置；S5：进行通道自检，若自检成功的，则整机完成自检；若自检不成功的，则将不成功信号发给主控***；S6：则整机完成自检；S7：结束。同现有技术相比，将不同的电压输出和检测通道做了隔离，使得不同通道可以做堆叠使用，每路通道可以输出8‑10V的电压，通过正负端的堆叠，从而达到输出高压的目的。

Description

一种堆叠测试机通道的高压测试方法
技术领域
本发明涉及半导体测试技术领域，具体地说是一种堆叠测试机通道的高压测试方法。
背景技术
在芯片测试领域，常常有测量和提供高压的需求，实际应用中，电压范围常常需要覆盖到100V以上。自动测试机不仅需要作为电源提供100V以上的电压，也需要精准测量相应的电压。但是通常大多数厂家的自动测试机无法直接提供100V以上的高压，通常的做法是采用特殊设计的高压模块来放大电压输出范围，就输出电压方面来说，这种做法的缺点是精度变差，因为增加的一级运算放大电路引入了第二级误差，导致输出的电压精准度变差。就测量电压方面来说，精准度同样变差，因为测量的ADC位数并没有变多，但是电压范围扩大的，转换的精度必然降低了。同时，由于采用特殊设计的高压模块，造成了用户需要采购不同的设备模块，也造成了客户现有低压模块的浪费，使测试成本提高。
发明内容
本发明为克服现有技术的不足，提供一种堆叠测试机通道的高压测试方法，基于现有的电路做了改进，将不同的电压输出和检测通道做了隔离，使得不同通道可以做堆叠使用，每路通道可以输出8-10V的电压，通过正负端的堆叠，从而达到输出高压的目的，同时降低了成本和提高了输出精度。
为实现上述目的，设计一种堆叠测试机通道的高压测试方法，包括自动测试机，其特征在于：具体方法如下：
S1：自动测试机上电初始化配置开始；
S2：自动测试机的主控***开始自检测试，若自检测试通过的，进行判断是否用户分组配置；若自检测试不通过的，则将不通过信号发给主控***，由主控***进行错误监控及错误记录；
S3：判断是否用户分组配置，若需要，则进行通道堆叠处理配置及抑制电路噪声处理配置；若不需要，则直接进入通道配置；
S4：通道堆叠处理配置及抑制电路噪声处理配置完成后，进入通道配置；
S5：通道配置完成后，进行通道自检，若自检成功的，则整机完成自检；若自检不成功的，则将不成功信号发给主控***，由主控***进行错误监控及错误记录；
S6：则整机完成自检；
S7：结束。
所述的通道堆叠处理流程如下：
S11：自动测试机的主控***将堆叠信号发送给PCB电路，PCB电路上的每路通道均采用开尔文四线连接；
S12：若要进行高压输出，则通道采用开尔文四线连接进行高电压堆叠处理；若要进行检测处理，则通道采用开尔文四线连接进行测试堆叠处理；
S13：将堆叠处理后的堆叠电路与共地选择电路连接，并由主控***的FPGA对共地选择电路的信号进行控制，从而选择高电压输出模式或者检测模式。
所述的抑制电路噪声处理由隔离芯片电路完成，所述的隔离芯片电路包括隔离芯片，隔离芯片的1号端口分别连接3V电压及电阻一的一端，电阻一的另一端连接隔离芯片的7号端口；隔离芯片的1号及8号端口合并接地；隔离芯片的3至6号端口连接自动测试机的主控电路；隔离芯片的16号端口分别连接3V电压及电阻二的一端，电阻二的另一端连接隔离芯片的10号端口；隔离芯片的9号及15号端口合并接地；隔离芯片的11至14号端口连接自动测试机的主控电路。
堆叠处理电路包括高压输出堆叠电路及检测处理堆叠电路，所述的高压输出堆叠电路包括S3_MF6及S3_MS6通路，S3_MF6及S3_MS6通路合并连接电阻三的一端，电阻三的另一端采用开尔文四线分别连接电阻四、电阻五、电阻六、电阻七、电阻八、电阻九、电阻十及电阻十一的一端，电阻四的另一端分别连接信号继电器一及电阻十二的一端，电阻十二的另一端连接100V电压；电阻五的另一端分别连接信号继电器一及电阻十三的一端，电阻十三的另一端连接100V电压；电阻六的另一端分别连接信号继电器一及电阻十四的一端，电阻十四的另一端连接100V电压；电阻七的另一端分别连接信号继电器一及电阻十五的一端，电阻十五的另一端连接100V电压；电阻八的另一端分别连接信号继电器二及电阻十六的一端，电阻十六的另一端连接100V电压；电阻九的另一端分别连接信号继电器二及电阻十七的一端，电阻十七的另一端连接100V电压；电阻十的另一端分别连接信号继电器二及电阻十八的一端，电阻十八的另一端连接100V电压；电阻十一的另一端分别连接信号继电器二及电阻十九的一端，电阻十九的另一端连接100V电压；所述的检测处理堆叠电路包括S2_DS5及S2_DF5通路，S2_DS5及S2_DF5通路合并连接电阻二十的一端，电阻二十的另一端采用开尔文四线分别连接电阻二十一、电阻二十二、电阻二十三、电阻二十四、电阻二十五、电阻二十六、电阻二十七及电阻二十八的一端，电阻二十一的另一端连接信号继电器一，电阻二十二的另一端连接信号继电器一，电阻二十三的另一端连接信号继电器一，电阻二十四的另一端连接信号继电器一，电阻二十五的另一端连接信号继电器二，电阻二十六的另一端连接信号继电器二，电阻二十七的另一端连接信号继电器二，电阻二十八的另一端连接信号继电器二。
所述的共地选择电路包括信号继电器一及信号继电器二，信号继电器一的1号端口分别连接5V电压及发光二极管一的阳极，发光二极管一的阴极连接电阻二十九的一端，电阻二十九的另一端分别连接主控***的FPGA及信号继电器一的8号端口，信号继电器一的2号端口连接电阻三十的一端，电阻三十的另一端连接电阻六及电阻十四或者电阻二十三，信号继电器一的3号端口接地，信号继电器一的4号端口连接电阻三十一的一端，电阻三十一的另一端连接电阻七及电阻十五或者电阻二十四，信号继电器一的5号端口连接电阻三十二的一端，电阻三十二的另一端连接电阻五及电阻十三或者电阻二十二，信号继电器一的6号端口接地，信号继电器一的7号端口连接电阻三十三的一端，电阻三十三的另一端连接电阻四及电阻十二或者电阻二十一；信号继电器二的1号端口分别连接5V电压及发光二极管二的阳极，发光二极管二的阴极连接电阻三十四的一端，电阻三十四的另一端分别连接主控***的FPGA及信号继电器二的8号端口，信号继电器二的2号端口连接电阻三十五的一端，电阻三十五的另一端连接电阻十及电阻十八或者电阻二十七，信号继电器二的3号端口接地，信号继电器二的4号端口连接电阻三十六的一端，电阻三十六的另一端连接电阻十一及电阻十九或者电阻二十八，信号继电器二的5号端口连接电阻三十七的一端，电阻三十七的另一端连接电阻九及电阻十七或者电阻二十六，信号继电器二的6号端口接地，信号继电器二的7号端口连接电阻三十八的一端，电阻三十八的另一端连接电阻八及电阻十六或者电阻二十五。
所述的隔离芯片的型号为ADUM34XXCRWZ。
所述的信号继电器一和信号继电器二的型号为G6K-2P-5VDC。
本发明同现有技术相比，提供一种堆叠测试机通道的高压测试方法，基于现有的电路做了改进，将不同的电压输出和检测通道做了隔离，使得不同通道可以做堆叠使用，每路通道可以输出8-10V的电压，通过正负端的堆叠，从而达到输出高压的目的，同时降低了成本和提高了输出精度。
附图说明
图1为现有技术原理示意图。
图2为本发明原理示意图。
图3为本发明流程示意图。
图4为隔离芯片电路示意图。
图5为堆叠处理电路示意图。
图6为共地选择电路示意图。
图7为现有运放方案效果图。
图8为本发明效果图。
具体实施方式
下面根据附图对本发明做进一步的说明。
如图1所示，现有技术是采用特殊设计的高压模块来放大电压输出范围，就输出电压方面来说，这种做法的缺点是精度变差，因为增加的一级运算放大电路引入了第二级误差，导致输出的电压精准度变差。
如图2所示，是本发明的原理示意图，将不同的电压输出和检测通道做了隔离，使得不同通道可以做堆叠使用，每路通道可以输出8-10V的电压，通过正负端的堆叠，从而达到输出高压的目的，同时降低了成本和提高了输出精度。
如图3所示，一种堆叠测试机通道的高压测试方法，具体方法如下：
S1：自动测试机上电初始化配置开始；
S2：自动测试机的主控***开始自检测试，若自检测试通过的，进行判断是否用户分组配置；若自检测试不通过的，则将不通过信号发给主控***，由主控***进行错误监控及错误记录；
S3：判断是否用户分组配置，若需要，则进行通道堆叠处理配置及抑制电路噪声处理配置；若不需要，则直接进入通道配置；
S4：通道堆叠处理配置及抑制电路噪声处理配置完成后，进入通道配置；
S5：通道配置完成后，进行通道自检，若自检成功的，则整机完成自检；若自检不成功的，则将不成功信号发给主控***，由主控***进行错误监控及错误记录；
S6：则整机完成自检；
S7：结束。
通道堆叠处理流程如下：
S11：自动测试机的主控***将堆叠信号发送给PCB电路，PCB电路上的每路通道均采用开尔文四线连接；
S12：若要进行高压输出，则通道采用开尔文四线连接进行高电压堆叠处理；若要进行检测处理，则通道采用开尔文四线连接进行测试堆叠处理；
S13：将堆叠处理后的堆叠电路与共地选择电路连接，并由主控***的FPGA对共地选择电路的信号进行控制，从而选择高电压输出模式或者检测模式。
如图4所示，抑制电路噪声处理由隔离芯片电路完成，所述的隔离芯片电路包括隔离芯片U18，隔离芯片U18的1号端口分别连接3V电压及电阻一R158的一端，电阻一R158的另一端连接隔离芯片U18的7号端口；隔离芯片U18的1号及8号端口合并接地；隔离芯片U18的3至6号端口连接自动测试机的主控电路；隔离芯片U18的16号端口分别连接3V电压及电阻二R157的一端，电阻二R157的另一端连接隔离芯片U18的10号端口；隔离芯片U18的9号及15号端口合并接地；隔离芯片U18的11至14号端口连接自动测试机的主控电路。
如图5所示，堆叠处理电路包括高压输出堆叠电路及检测处理堆叠电路，所述的高压输出堆叠电路包括S3_MF6及S3_MS6通路，S3_MF6及S3_MS6通路合并连接电阻三R18的一端，电阻三R18的另一端采用开尔文四线分别连接电阻四R10、电阻五R11、电阻六R12、电阻七R13、电阻八R14、电阻九R15、电阻十R16及电阻十一R17的一端，电阻四R10的另一端分别连接信号继电器一RL13及电阻十二R2的一端，电阻十二R2的另一端连接100V电压；电阻五R11的另一端分别连接信号继电器一RL13及电阻十三R3的一端，电阻十三R3的另一端连接100V电压；电阻六R12的另一端分别连接信号继电器一RL13及电阻十四R4的一端，电阻十四R4的另一端连接100V电压；电阻七R13的另一端分别连接信号继电器一RL13及电阻十五R5的一端，电阻十五R5的另一端连接100V电压；电阻八R14的另一端分别连接信号继电器二RL14及电阻十六R6的一端，电阻十六R6的另一端连接100V电压；电阻九R15的另一端分别连接信号继电器二RL14及电阻十七R7的一端，电阻十七R7的另一端连接100V电压；电阻十R16的另一端分别连接信号继电器二RL14及电阻十八R8的一端，电阻十八R8的另一端连接100V电压；电阻十一R17的另一端分别连接信号继电器二RL14及电阻十九R9的一端，电阻十九R9的另一端连接100V电压；所述的检测处理堆叠电路包括S2_DS5及S2_DF5通路，S2_DS5及S2_DF5通路合并连接电阻二十R35的一端，电阻二十R35的另一端采用开尔文四线分别连接电阻二十一R26、电阻二十二R27、电阻二十三R28、电阻二十四R29、电阻二十五R30、电阻二十六R31、电阻二十七R32及电阻二十八R33的一端，电阻二十一R26的另一端连接信号继电器一RL13，电阻二十二R27的另一端连接信号继电器一RL13，电阻二十三R28的另一端连接信号继电器一RL13，电阻二十四R29的另一端连接信号继电器一RL13，电阻二十五R30的另一端连接信号继电器二RL14，电阻二十六R31的另一端连接信号继电器二RL14，电阻二十七R32的另一端连接信号继电器二RL14，电阻二十八R33的另一端连接信号继电器二RL14。
如图6所示，共地选择电路包括信号继电器一RL13及信号继电器二RL14，信号继电器一RL13的1号端口分别连接5V电压及发光二极管一D24的阳极，发光二极管一D24的阴极连接电阻二十九R85的一端，电阻二十九R85的另一端分别连接主控***的FPGA及信号继电器一RL13的8号端口，信号继电器一RL13的2号端口连接电阻三十R91的一端，电阻三十R91的另一端连接电阻六R12及电阻十四R4或者电阻二十三R28，信号继电器一RL13的3号端口接地，信号继电器一RL13的4号端口连接电阻三十一R90的一端，电阻三十一R90的另一端连接电阻七R13及电阻十五R5或者电阻二十四R29，信号继电器一RL13的5号端口连接电阻三十二R89的一端，电阻三十二R89的另一端连接电阻五R11及电阻十三R3或者电阻二十二R27，信号继电器一RL13的6号端口接地，信号继电器一RL13的7号端口连接电阻三十三R88的一端，电阻三十三R88的另一端连接电阻四R10及电阻十二R2或者电阻二十一R26；信号继电器二RL14的1号端口分别连接5V电压及发光二极管二D25的阳极，发光二极管二D25的阴极连接电阻三十四R92的一端，电阻三十四R92的另一端分别连接主控***的FPGA及信号继电器二RL14的8号端口，信号继电器二RL14的2号端口连接电阻三十五R96的一端，电阻三十五R96的另一端连接电阻十R16及电阻十八R8或者电阻二十七R32，信号继电器二RL14的3号端口接地，信号继电器二RL14的4号端口连接电阻三十六R95的一端，电阻三十六R95的另一端连接电阻十一R17及电阻十九R9或者电阻二十八R33，信号继电器二RL14的5号端口连接电阻三十七R93的一端，电阻三十七R93的另一端连接电阻九R15及电阻十七R7或者电阻二十六R31，信号继电器二RL14的6号端口接地，信号继电器二RL14的7号端口连接电阻三十八R94的一端，电阻三十八R94的另一端连接电阻八R14及电阻十六R6或者电阻二十五R30。
隔离芯片U18的型号为ADUM34XXCRWZ。
信号继电器一RL13和信号继电器二RL14的型号为G6K-2P-5VDC。
如图7所示，通过传统的运放方案，设计特殊单通道运算放大器电路放大到40V，结果是在曲线的两端表现出明显的非线性。
如图8所示，通过本发明堆叠的方法，堆叠8V通道依次增加到40V，结果是表现出良好的线性特征，只是在分段点处有些非线性点值。
本发明基于现有电路将所有通道做隔离处理，电路PCB上为独立分块设计，需要做噪声抑制等处理。为了降低PCB走线造成的压降，每路通道均采用开尔文四线连接。
与控制电路需要做隔离，采用AD公司的ADuM34XX系列的隔离芯片，用于隔离控制逻辑电路和模拟通道电路，用于抑制数字电路噪声。
为了给用户提供通道共地选项和抑制噪音，增加继电器通道共地选择控制电路，用于对通道共地进行分组选择。通过FPGA对共地选择控制电路的RLY11和RLY12这两个信号的控制，从而可以自由的选择CH0/1/2/3/4/5/6/7 这8个通道是否共地。
Sx_DRx为某一路通道，每路通道可以输出8-10V的电压，通过正负端的堆叠，从而达到输出高压的目的，同时降低了成本和提高了输出精度。

Claims (7)

1.一种堆叠测试机通道的高压测试方法，包括自动测试机，其特征在于：具体方法如下：
S1：自动测试机上电初始化配置开始；
S2：自动测试机的主控***开始自检测试，若自检测试通过的，进行判断是否用户分组配置；若自检测试不通过的，则将不通过信号发给主控***，由主控***进行错误监控及错误记录；
S3：判断是否用户分组配置，若需要，则进行通道堆叠处理配置及抑制电路噪声处理配置；若不需要，则直接进入通道配置；
S4：通道堆叠处理配置及抑制电路噪声处理配置完成后，进入通道配置；
S5：通道配置完成后，进行通道自检，若自检成功的，则整机完成自检；若自检不成功的，则将不成功信号发给主控***，由主控***进行错误监控及错误记录；
S6：则整机完成自检；
S7：结束。
2.根据权利要求1所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的通道堆叠处理流程如下：
S11：自动测试机的主控***将堆叠信号发送给PCB电路，PCB电路上的每路通道均采用开尔文四线连接；
S12：若要进行高压输出，则通道采用开尔文四线连接进行高电压堆叠处理；若要进行检测处理，则通道采用开尔文四线连接进行测试堆叠处理；
S13：将堆叠处理后的堆叠电路与共地选择电路连接，并由主控***的FPGA对共地选择电路的信号进行控制，从而选择高电压输出模式或者检测模式。
3.根据权利要求1所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的抑制电路噪声处理由隔离芯片电路完成，所述的隔离芯片电路包括隔离芯片（U18），隔离芯片（U18）的1号端口分别连接3V电压及电阻一（R158）的一端，电阻一（R158）的另一端连接隔离芯片（U18）的7号端口；隔离芯片（U18）的1号及8号端口合并接地；隔离芯片（U18）的3至6号端口连接自动测试机的主控电路；隔离芯片（U18）的16号端口分别连接3V电压及电阻二（R157）的一端，电阻二（R157）的另一端连接隔离芯片（U18）的10号端口；隔离芯片（U18）的9号及15号端口合并接地；隔离芯片（U18）的11至14号端口连接自动测试机的主控电路。
4.根据权利要求2所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的堆叠处理电路包括高压输出堆叠电路及检测处理堆叠电路，所述的高压输出堆叠电路包括S3_MF6及S3_MS6通路，S3_MF6及S3_MS6通路合并连接电阻三（R18）的一端，电阻三（R18）的另一端采用开尔文四线分别连接电阻四（R10）、电阻五（R11）、电阻六（R12）、电阻七（R13）、电阻八（R14）、电阻九（R15）、电阻十（R16）及电阻十一（R17）的一端，电阻四（R10）的另一端分别连接信号继电器一（RL13）及电阻十二（R2）的一端，电阻十二（R2）的另一端连接100V电压；电阻五（R11）的另一端分别连接信号继电器一（RL13）及电阻十三（R3）的一端，电阻十三（R3）的另一端连接100V电压；电阻六（R12）的另一端分别连接信号继电器一（RL13）及电阻十四（R4）的一端，电阻十四（R4）的另一端连接100V电压；电阻七（R13）的另一端分别连接信号继电器一（RL13）及电阻十五（R5）的一端，电阻十五（R5）的另一端连接100V电压；电阻八（R14）的另一端分别连接信号继电器二（RL14）及电阻十六（R6）的一端，电阻十六（R6）的另一端连接100V电压；电阻九（R15）的另一端分别连接信号继电器二（RL14）及电阻十七（R7）的一端，电阻十七（R7）的另一端连接100V电压；电阻十（R16）的另一端分别连接信号继电器二（RL14）及电阻十八（R8）的一端，电阻十八（R8）的另一端连接100V电压；电阻十一（R17）的另一端分别连接信号继电器二（RL14）及电阻十九（R9）的一端，电阻十九（R9）的另一端连接100V电压；
所述的检测处理堆叠电路包括S2_DS5及S2_DF5通路，S2_DS5及S2_DF5通路合并连接电阻二十（R35）的一端，电阻二十（R35）的另一端采用开尔文四线分别连接电阻二十一（R26）、电阻二十二（R27）、电阻二十三（R28）、电阻二十四（R29）、电阻二十五（R30）、电阻二十六（R31）、电阻二十七（R32）及电阻二十八（R33）的一端，电阻二十一（R26）的另一端连接信号继电器一（RL13），电阻二十二（R27）的另一端连接信号继电器一（RL13），电阻二十三（R28）的另一端连接信号继电器一（RL13），电阻二十四（R29）的另一端连接信号继电器一（RL13），电阻二十五（R30）的另一端连接信号继电器二（RL14），电阻二十六（R31）的另一端连接信号继电器二（RL14），电阻二十七（R32）的另一端连接信号继电器二（RL14），电阻二十八（R33）的另一端连接信号继电器二（RL14）。
5.根据权利要求2所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的共地选择电路包括信号继电器一（RL13）及信号继电器二（RL14），信号继电器一（RL13）的1号端口分别连接5V电压及发光二极管一（D24）的阳极，发光二极管一（D24）的阴极连接电阻二十九（R85）的一端，电阻二十九（R85）的另一端分别连接主控***的FPGA及信号继电器一（RL13）的8号端口，信号继电器一（RL13）的2号端口连接电阻三十（R91）的一端，电阻三十（R91）的另一端连接电阻六（R12）及电阻十四（R4）或者电阻二十三（R28），信号继电器一（RL13）的3号端口接地，信号继电器一（RL13）的4号端口连接电阻三十一（R90）的一端，电阻三十一（R90）的另一端连接电阻七（R13）及电阻十五（R5）或者电阻二十四（R29），信号继电器一（RL13）的5号端口连接电阻三十二（R89）的一端，电阻三十二（R89）的另一端连接电阻五（R11）及电阻十三（R3）或者电阻二十二（R27），信号继电器一（RL13）的6号端口接地，信号继电器一（RL13）的7号端口连接电阻三十三（R88）的一端，电阻三十三（R88）的另一端连接电阻四（R10）及电阻十二（R2）或者电阻二十一（R26）；
信号继电器二（RL14）的1号端口分别连接5V电压及发光二极管二（D25）的阳极，发光二极管二（D25）的阴极连接电阻三十四（R92）的一端，电阻三十四（R92）的另一端分别连接主控***的FPGA及信号继电器二（RL14）的8号端口，信号继电器二（RL14）的2号端口连接电阻三十五（R96）的一端，电阻三十五（R96）的另一端连接电阻十（R16）及电阻十八（R8）或者电阻二十七（R32），信号继电器二（RL14）的3号端口接地，信号继电器二（RL14）的4号端口连接电阻三十六（R95）的一端，电阻三十六（R95）的另一端连接电阻十一（R17）及电阻十九（R9）或者电阻二十八（R33），信号继电器二（RL14）的5号端口连接电阻三十七（R93）的一端，电阻三十七（R93）的另一端连接电阻九（R15）及电阻十七（R7）或者电阻二十六（R31），信号继电器二（RL14）的6号端口接地，信号继电器二（RL14）的7号端口连接电阻三十八（R94）的一端，电阻三十八（R94）的另一端连接电阻八（R14）及电阻十六（R6）或者电阻二十五（R30）。
6.根据权利要求3所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的隔离芯片（U18）的型号为ADUM34XXCRWZ。
7.根据权利要求4或5所述的一种堆叠测试机通道的高压测试方法，其特征在于：所述的信号继电器一（RL13）和信号继电器二（RL14）的型号为G6K-2P-5VDC。
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