CN112821915B - 数据处理装置与方法 - Google Patents

Abstract

本公开提供了数据处理装置和数据处理方法。数据处理装置包含多个解码器电路、验证电路与控制电路。多个解码器电路根据第一信号的初次转态边缘设定多组第一取样点与多组第二取样点，并根据多组第一取样点与多组第二取样点对第一信号执行平行解码操作，以产生第二信号与第三信号。验证电路验证第二信号与第三信号，以产生验证结果。控制电路根据验证结果选择多个解码器电路中的至少一者，以用于后续信号接收。

Description

数据处理装置与方法

技术领域

本公开涉及一种数据处理装置，且特别涉及具有解码器电路的数据处理装置与方法。

背景技术

在数据处理的实际应用中，因各种不理想因素(例如通道影响(channel effect)、时钟抖动(jitter)、时钟偏移(skew)等等)，发送器传送至接收器的信号上可能会有误差。为了能够正确地接收信号，现有的接收器可能需要加快取样频率来处理此信号，以容忍一定量的误差。然而，随着数据处理速度越来越快，加快取样频率的方式在实际制造上有一定的困难。另外，加快取样频率也会造成接收器电路的功耗明显提升。

发明内容

为了解决上述问题，本公开的一些实施方式在于提供一种数据处理装置，其包含多个解码器电路、验证电路与控制电路。多个解码器电路根据第一信号的初次转态边缘设定多组第一取样点与多组第二取样点，并根据多组第一取样点与多组第二取样点对第一信号执行平行解码操作，以产生第二信号以及第三信号。验证电路验证第二信号与第三信号，以产生验证结果。控制电路根据验证结果选择多个解码器电路中的至少一者，以用于后续信号接收。

本公开的一些实施方式在于提供一种时钟偏斜校正方法，其包含下列操作：根据第一信号的初次转态边缘设定多组第一取样点与多组第二取样点；通过多个解码器电路根据多组第一取样点与多组第二取样点对第一信号执行平行解码操作，以产生第二信号以及第三信号；验证第二信号与第三信号，以产生验证结果；以及根据验证结果选择多个解码器电路中的至少一者，以用于后续信号接收。

综上所述，本公开一些实施例所提供的数据处理装置以及数据处理方法可利用多组解码器电路来对接收到的信号做平行解码。如此，可在维持相同取样频率下有效地提高信号接收的正确率。

附图说明

本公开的附图说明如下：

图1为根据本公开一些实施例所绘制的一种收发器的示意图；

图2为根据本公开一些实施例所绘制的图1中的多个信号的波形示意图；

图3为根据本公开一些实施例所绘制的图1中的多个信号的波形以及解码器的取样时间点的示意图；

图4A为根据本公开一些实施例所绘制的一种数据处理方法的流程图；以及

图4B为根据本公开一些实施例所绘制的图4A的一操作的流程图。

符号说明

100：收发器 110、TX：发射器

120：混合电路 130：接收器

PA：路径 S1～S3、D1～D2：信号

132：模拟数字转换器电路 134：数据处理装置

136：时钟产生电路 CLK：时钟信号

134B：解码器 134A：检测电路

134C：验证电路 134D：控制电路

EA、EB：解码器电路 SR：验证结果

LS：位准感测电路 SD：检测信号

TR1～TR3：转态边缘 SP2₀～SP2₃：取样点

SP10～SP13：取样点 SN2₀～SN2₃：取样点

SN10～SN13：取样点 2T：周期

SN30、SP30：取样点 fs：取样频率

T/2、T：期间 δ：随机误差

TF1～TF4：期间 400：数据处理方法

S410、S420：操作 S430、S440：操作

S450、S460：操作 A-1～A-5：步骤

B-1～B-5：步骤 Q1～Q3：连接点

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指两个或更多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或更多个元件相互操作或动作。

于本文中，用语“电路***(circuitry)”泛指包含一或多个电路(circuit)所形成的单一***。用语“电路”泛指由一或多个晶体管与/或一或多个主被动元件按一定方式连接以处理信号的物件。

图1为根据本公开一些实施例所绘制的一种收发器100的示意图。于一些实施例中，收发器100包含发射器110、混合(hybrid)电路120以及接收器130。发射器110、混合电路120以及接收器130协同运行，以与其他电子装置(例如发射器TX)进行连线与/或接收数据。于一些实施例中，收发器100经由路径PA耦接至发射器TX。于一些实施例中，路径PA可由双绞线实施。

于一些实施例中，混合电路120可包含接口电路、信号调制电路、放大器、滤波器、编解码电路等等信号处理电路，以对来自发射器TX的信号S1进行初步处理，以产生信号S2至接收器130。上述关于混合电路120的电路设定方式用于示例，且本公开并不以此为限。

接收器130包含模拟数字转换器(analog-to-digital converter,ADC)电路132、数据处理装置134以及时钟产生电路136。时钟产生电路136产生ADC电路132与/或数据处理装置134的操作所使用的至少一时钟信号CLK。于一些实施例中，时钟产生电路136可包含振荡器、锁相回路等等电路，但本公开并不以此为限。

ADC电路132转换信号S2为信号S3，并传输信号S3至数据处理装置134。于一些实施例中，数据处理装置134可应用于车用电子装置，以与其他车用装置进行自动协商(Auto-negotiation)等等信号传输程序。数据处理装置134根据信号S3设定多组取样点以对信号S3进行平行解码，借此确认所接收到的信号S1上的数据是否正确。

于此例中，数据处理装置134包含检测电路134A、解码器134B、验证电路134C以及控制电路134D。控制电路134D控制检测电路134A、解码器134B与验证电路134C，以执行后述数据处理方法400中的相关操作。于一些实施例中，控制电路134D可由执行一有限状态机的数字信号处理电路与/或数字逻辑电路实施。

检测电路134A检测信号S3中是否具有一预定式样(pattern)。当检测到此预定式样时，检测电路134A输出检测信号SD至控制电路134D，以开始执行后述的数据处理方法400。于一些实施例中，预定式样可为特定逻辑值的组合，例如为“1111”。于一些实施例中，预定式样可为一通信协定(例如为，但不限于，IEEE 802.3bp)中的起始定界符(startdelimiter)。

解码器134B根据信号S3执行一平行解码操作，以分别产生信号D1与信号D2至验证电路134C。于一些实施例中，平行解码操作为在同一时间对同一信号执行多个解码操作。例如，解码器134B包含解码器电路EA以及解码器电路EB。解码器电路EA于第一时间点开始对信号S3取样，并根据所取样的信号S3进行解码，以产生信号D1。解码器电路EB于第二时间点开始对信号S3取样，并根据所取样的信号S3进行解码，以产生信号D2。于一些实施例中，第二时间点早于第一时间点。关于此处的操作将于后参照图3说明。

验证电路134C对信号D1与信号D2分别执行一数据验证运算，以确认信号D1以及信号D2是否可正确匹配于信号S3，并回传验证结果SR至控制电路134D。若信号D1被验证为正确，代表解码器电路EA可正确接收信号S3。若信号D2被验证为正确，代表解码器电路EB可正确接收信号S3。于一些实施例中，控制电路134D可根据验证结果SR选择解码器电路EA或解码器电路EB中至少一者，以进行后续数据接收。

于一些实施例中，前述的数据验证运算可为循环冗余校验(Cyclic RedundancyCheck,CRC)，例如为CRC-16，但本公开并不以此为限。于一些实施例中，验证电路134C可由执行上述数据验证运算的多个逻辑电路、暂存器电路等组合实施。

图2为根据本公开一些实施例所绘制的图1中的信号S3以及信号D1的波形示意图。于一些实施例中，由于信号传输以及电路操作引入的延迟，信号S3与信号D1之间存在一延迟。

于一些实施例中，当收发器100应用于车用电子装置，信号S3符合IEEE 802.3bp的协定。于此协定下，信号S3的编码格式为曼彻斯特编码(Manchester Coding)。如图2所示，在此格式下，信号S3在每小周期2T中按序具有3个转态边缘TR1～TR3。第1个转态边缘TR1为时钟转态，第2个转态边缘TR2为数据转态，且第3个转态边缘TR3为时钟转态。转态边缘TR1与转态边缘TR2之间的期间为期间T(即周期2T的一半)，且转态边缘TR2与转态边缘TR3之间的期间为期间T。在曼彻斯特编码的格式下，在一个周期2T内，若信号S3出现转态(transition)，代表信号S3上所载的数据为第一位元值(例如位元1)。或者，在一个周期2T内，若信号S3没有出现转态，代表信号S3上所载的数据为第二位元值(例如位元0)。

于一些实施例中，解码器电路EA以及解码器电路EB中每一者对信号S3的取样频率fs设定为2/T，以确保信号D1或D2足以反映信号S3。如图2所示，当解码器电路EA检测到信号S3的第1个转态边缘TR1时，解码器电路EA设定对应的取样时间为初次取样点SP1₀。接着，每隔期间T/2，解码器电路EA对信号S3取样一次。例如，解码器电路EA按序在多个取样点SP1₀～SP1₃、SP2₀～SP2₃以及SP3₀对信号S3取样，以重建时钟转态或数据转态。

每4个取样点(即SPX₀～SPX₃，X＝1,2,3,...)为一组，其中每个取样点按序间隔期间T/2。在第一组取样点SP1₀～SP1₃中，取样点SP1₀对应于第1个转态边缘TR1，取样点SP1₂对应于第2个转态边缘TR2。接着，在下一次组取样点SP2₀～SP2₃中，取样点SP2₀对应于第3个转态边缘TR3。依此类推，解码器电路EA可产生用于反映信号S3的信号D1。

于一些实施例中，解码器电路EA可根据信号D1于期间TF1内的信号值判断信号S3的数据转态。期间TF1为当前组取样点SPX₀～SPX₃中的第二个取样点SPX₁至当前组取样点SPX₀～SPX₃中的最后一个取样点SPX₃以前的期间(其时间长度为1T)。

例如，在取样点SP1₁后到取样点SP1₃以前的期间TF1内，信号D1的信号值由逻辑值1转态至逻辑值0。其中，期间TF1起始于不包含取样点SP1₁(附图中以空心点所示)，到包含取样点SP1₃(附图中以实心点所示)的时间区间。因此，解码器电路EA可确认信号S3的数有发生数据转态。于此条件下，可确认信号S3上的对应数据为位元1。或者，若在期间TF1，信号D1未有数据转态。于此条件下，可确认信号S3上的对应数据为位元0。

于一些实施例中，解码器电路EA可根据信号D1于期间TF2内的信号值判断信号S3的时钟转态。期间TF2为当前组取样点SPX₀～SPX₃中的最后一个取样点SPX₃后至次一组取样点SPY₀～SPY₃中的第二取样点SPY₁以前的期间(其时间长度为1T)，其中Y＝X+1，X与Y皆为正整数。

例如，由于曼彻斯特编码的要求，在信号S3的转态边缘TR3上会存在时钟转态。在取样点SP1₃后到取样点SP2₁以前的期间TF2，信号D1的信号值由逻辑值0转态至逻辑值1。因此，解码器电路EA可确认信号S3有发生时钟转态。

据此，通过上述的检测机制，解码器电路EA可确认信号S3的信号值以及信号S3是否有正确符合预期编码的格式，以产生足以反映信号S3的信号D1。

图3为根据本公开一些实施例所绘制的图1中的信号S3以及D1～D2的波形以及解码器134B的取样时间点的示意图。

在一些情形下，若信号传输过程中因为通道影响、时钟抖动与/或时钟偏移等而引入了随机误差δ，造成信号S3的周期不为2T，或造成连续的两个转态边缘之间的期间不为T。于此条件下，解码器电路EA可能无法产生正确的信号D1。于一些实施例中，解码器电路EB可改善此问题。

如前所述，当解码器电路EA检测到信号S3的第1个转态边缘TR1时，解码器电路EA设定对应的取样时间为初次取样点SP1₀，并按序设定取样点SP1₁～SP2₃等多组取样点。于此例中，解码器电路EB的初次取样点设定为初次取样点SN1₀，其中初次取样点SN1₀的时间在解码器电路EA的初次取样点SP1₀之前，并与初次取样点SP1₀间隔期间T/2(即1/4倍的周期2T)。接着，每隔期间T/2，解码器电路EB设定一个取样点。换言之，解码器电路EB亦从初次取样点SP1₀按序设置多个取样点SN1₀～SN1₃、SN2₀～SN2₃以及SN3₀。

同理，每4个取样点(即SNX₀～SNX₃)为一组，其中每个取样点按序间隔期间T/2。取样点SNX₁的时间相同于取样点SPX₀的时间，取样点SNX₂的时间相同于取样点SPX₁的时间，取样点SNX₃的时间相同于取样点SPX₂的时间，取样点SNY₀的时间相同于取样点SPX₃的时间。据此，解码器电路EB可根据取样点SNX₀～SNX₃执行与前述解码器电路EA的相同操作，以产生信号D2。

例如，若在取样点SNX₁后到取样点SNX₃以前的期间TF3内，信号D2有发生数据转态，可确认信号S3上的对应数据为位元1。或者，若在期间TF3内，信号D2未有数据转态，可确认信号S3上的对应数据为位元0。解码器电路EB可在取样点SNX₃后到取样点SNY₁以前的期间TF4内，确认信号D2是否存在时钟转态，以确认信号S3是否符合曼彻斯特编码的格式。解码器电路EB可据此产生足以反映信号S3的信号D2。

如前所述，验证电路134C可对信号D2与信号D1执行数据验证运算，以确认解码器电路EA或解码器电路EB中至少一者是否能够正确解码信号S3。因此，通过设置多组解码器电路EA以及EB分别在不同时间点对信号S3进行分析，可确保信号S3在随机误差δ的影响下仍可被收发器100正确接收。

于一些实施例中，由于取样点SNX₀早于取样点SPX₀，解码器电路EB会早于解码器电路EA解码完信号S3。于此条件下，验证电路134C可先验证信号D2，再接着验证信号D1。如此，可提高整体数据处理的效率。

于一些实施例中，如图1所示，解码器134B还包含位准感测电路LS。位准感测电路LS比较信号D1(或信号D2)在期间TF1(或期间TF3)中的两个信号值，以确认信号S3是否有数据转态。于一些实施例中，位准感测电路LS还比较信号D1(或信号D2)在期间TF2(或期间TF4)中的两个信号值，以确认信号S3是否有时钟转态。

于一些实施例中，解码器电路EA与解码器电路EB各自具有一组位准感测电路LS，以执行上述操作来产生信号D1与D2。于一些其他实施例中，解码器电路EA与解码器电路EB可共用一组位准感测电路LS。位准感测电路LS可由异或门(Exclusive-OR gate)电路实施，但本公开并不以此为限。

上述关于解码器电路EA、解码器电路EB以及位准感测电路LS的设定方式用于示例。各种可完成类似操作的设定方式皆为本公开所欲涵盖的范围。

图4A为根据本公开一些实施例所绘制的一种数据处理方法400的流程图，且图4B为根据本公开一些实施例所绘制的图4A的一操作S440的流程图。于一些实施例中，数据处理方法400可应用于车用电子的自动协商程序。于一些实施例中，数据处理方法400可由收发器100执行。为易于理解，数据处理方法400将一并参照以上各附图进行说明。

于操作S410，响应于预定式样，检测电路134A输出检测信号SD至控制电路134D，以开始进行协商。

于操作S420，解码器134B检测信号S3上的第1个转态边缘，以设定解码器电路EA的多个取样点SPX₀～SPX₃以及解码器电路EB的多个取样点SNX₀～SNX₃，其中取样点SNX₀早于取样点SPX₀一个期间T/2。

于操作S430，解码器电路EA在多个取样点SPX₀～SPX₃对信号S3进行分析，以产生信号D1。

详细而言，操作S430包含多个步骤A-1～A-5。于步骤A-1中，根据信号D1，解码器电路EA可确认信号S3在期间TF1内是否有发生数据转态。若有，则确认信号S3的数据为位元1(即步骤A-2)。反之，则确认信号S3的数据为位元0(即步骤A-3)。于步骤A-4中，确认是否已接收完信号S3。若是，解码器电路EA输出信号D1至验证电路134C，且操作S450被执行；反之，若否，执行步骤A-5。于步骤A-5中，根据信号D1，解码器电路EA继续确认信号S3在期间TF2内是否有发生时钟转态。若有，重复执行操作S410以持续接收信号S3；反之，若无，代表信号S3在时钟转态出现阻塞(stuck)。于此情形下，发射器TX送出的信号S1可能不符合IEEE802.3bp的协定，故解码器电路EA无法接收信号S3。

于操作S440，解码器电路EB在多个取样点SPY₀～SPY₃对信号S3进行分析，以产生信号D2。详细而言，如图4B所示，操作S440包含多个步骤B-1～B-5。多个步骤B-1～B-5类似于多个步骤A-1～A-5，故于此不再重复赘述。步骤B-1～B-5与数据处理方法400的关系可由连接点Q1～Q3理解。

于操作S450，验证电路134C对信号D1与信号D2进行验证，以产生验证结果SR。若信号D1通过验证，代表解码器电路EA可成功接收信号S3。反之，若信号D1未通过验证，代表解码器电路EA无法成功接收信号S3。同样地，若信号D2通过验证，代表解码器电路EB可成功接收信号S3。反之，若信号D2未通过验证，代表解码器电路EB无法成功接收信号S3。

于操作S460，控制电路134D依据验证结果SR选择解码器电路EA或解码器电路EB中至少一者，以进行后续数据接收的操作。

举例而言，验证结果SR可由下表表示：

解码器电路EA	解码器电路EB	验证结果SR
			失败	失败	失败
失败	成功	成功
			成功	失败	成功
成功	成功	成功

依据上表，当解码器电路EA与解码器电路EB中至少一者有成功接收到信号S3，控制电路134D可选择该至少一者以进行后续的数据接收。当解码器电路EA与解码器电路EB都无法成功接收到信号S3时，表示此次协商失败，并清除接收到的信号S3。

上述数据处理方法400的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本公开的各实施例的操作方式与范围下，在数据处理方法400下的各种操作当可适当地增加、替换、省略或以不同顺序执行。

上述各个实施例以IEEE 802.3bp协定以及曼彻斯特编码为例说明，但本公开并不以上述协定或编码格式为限。

综上所述，本公开一些实施例所提供的数据处理装置以及数据处理方法可利用多组解码器电路来对接收到的信号做平行解码。如此，可在维持相同取样频率下有效地提高信号接收的正确率。

虽然本公开已以实施方式公开如上，然其并非限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种数据处理装置，包含：

多个解码器电路，用以分别根据一第一信号的一初次转态边缘设定多组第一取样点以及多组第二取样点，并分别根据所述多组第一取样点以及所述多组第二取样点对该第一信号执行一平行解码操作，以产生一第二信号以及一第三信号；

一验证电路，用以验证该第二信号与该第三信号，以产生一验证结果；以及

一控制电路，用以根据该验证结果选择所述多个解码器电路中的至少一者，以用于后续信号接收。

2.如权利要求1所述的数据处理装置，其中所述多组第二取样点中的一第一个取样点早于所述多组第一取样点中的一第一个取样点一预定期间。

3.如权利要求2所述的数据处理装置，其中该第一信号具有一周期，且该预定期间为1/4倍的该周期。

4.如权利要求2或3所述的数据处理装置，其中所述多组第一取样点中的多个取样点彼此间隔该预定期间，且所述多组第二取样点中的多个取样点彼此间隔该预定期间。

5.如权利要求1所述的数据处理装置，其中所述多个解码器电路包含一第一解码器电路以及一第二解码器电路，该第一解码器电路用以根据所述多组第一取样点取样该第一信号以产生该第二信号，且该第二解码器电路用以根据所述多组第二取样点取样该第一信号以产生该第三信号。

6.如权利要求5所述的数据处理装置，其中所述多组第一取样点按序包含一第一组取样点以及一第二组取样点，该第一解码器电路用以根据该第一组取样点与该第二组取样点对该第一信号取样以产生该第二信号，并根据该第二信号于一第一期间内的信号值判断该第一信号是否出现数据转态，并根据该第二信号于一第二期间内的信号值判断该第一信号是否出现时钟转态，

其中该第一期间为该第一组取样点中的一第二个取样点后至该第一组取样点中的一最后取样点以前的一期间，且该第二期间为该最后取样点后至该第二组取样点中的一第二个取样点以前的一期间。

7.如权利要求5所述的数据处理装置，其中所述多组第二取样点按序包含一第三组取样点以及一第四组取样点，该第二解码器电路用以根据该第三组取样点与该第四组取样点对该第一信号取样以产生该第三信号，并根据该第三信号于一第三期间内的信号值判断该第一信号是否出现数据转态，并根据该第三信号于一第四期间内的信号值判断该第一信号是否出现时钟转态，

其中该第三期间为该第三组取样点中的一第二个取样点后至该第三组取样点中的一最后取样点以前的一期间，且该第四期间为该最后取样点后至该第四组取样点中的一第二个取样点以前的一期间。

8.一种数据处理方法，包含：

根据一第一信号的一初次转态边缘设定多组第一取样点以及多组第二取样点；

通过多个解码器电路根据所述多组第一取样点与所述多组第二取样点对该第一信号执行一平行解码操作，以产生一第二信号以及一第三信号；

验证该第二信号与该第三信号，以产生一验证结果；以及

根据该验证结果选择所述解码器电路中的至少一者，以用于后续信号接收。

9.如权利要求8所述的数据处理方法，其中所述多组第一取样点按序包含一第一组取样点以及一第二组取样点，且通过所述解码器电路根据所述多组第一取样点与所述多组第二取样点对该第一信号执行该平行解码操作包含：

通过所述解码器电路中的一第一解码器电路根据该第一组取样点与该第二组取样点对该第一信号取样以产生该第二信号；以及

根据该第二信号于一第一期间内的信号值判断该第一信号是否出现数据转态，并根据该第二信号于一第二期间内的信号值判断该第一信号是否出现时钟转态，

其中该第一期间为该第一组取样点中的一第二个取样点后至该第一组取样点中的一最后取样点以前的一期间，且该第二期间为该最后取样点后至该第二组取样点中的一第二个取样点以前的一期间。

10.如权利要求8所述的数据处理方法，其中所述多组第二取样点按序包含一第三组取样点以及一第四组取样点，且通过所述解码器电路根据所述多组第一取样点与所述多组第二取样点对该第一信号执行该平行解码操作包含：

通过所述解码器电路中的一第二解码器电路根据该第三组取样点与该第四组取样点对该第一信号取样以产生该第三信号；以及

根据该第三信号于一第三期间内的信号值判断该第一信号是否出现数据转态，并根据该第三信号于一第四期间内的信号值判断该第一信号是否出现时钟转态，

其中该第三期间为该第三组取样点中的一第二个取样点后至该第三组取样点中的一最后取样点以前的一期间，且该第四期间为该最后取样点后至该第四组取样点中的一第二个取样点以前的一期间。

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