CN112787661A - 一种快速起振晶振驱动电路及集成电路 - Google Patents
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Abstract
本申请公开了一种快速起振晶振驱动电路，包括：包括第一电阻、第一电感、第一电容的第一串联单元；均与所述第一串联单元并联的第二电容、可调电阻单元和反相器；与所述反相器的输入端连接的第一接地电容；与所述反相器的输出端连接的第二接地电容；根据所述反相器的输入端信号控制所述可调电阻单元的等效阻值的控制器。本申请中控制器根据接收到的信息，对可调电阻单元的阻值进行调节，可满足快速起振晶振驱动电路在不同状态下与反相器并联的等效电阻的不同需求，进而在同一个快速起振晶振驱动电路中实现快速起振和不增加振荡幅度、不损害寿命的效果。相应的，本申请还公开了一种具有相同有益效果的集成电路。
Description
技术领域
本发明涉及晶振电路设计领域，特别涉及一种快速起振晶振驱动电路及集成电路。
背景技术
当前，常规的晶振模型如图1a所示，包括电感Ls、电容Cs、电阻Rs和封装电容Cp，其本征谐振频率为：
考虑到封装电容Cp的存在，其谐振频率为：
由于电阻Rs的存在，使得谐振网络无法维持振荡，需要外接一个负阻来抵消电阻Rs的消耗。如图1b所示，通过一个反相器以及电容C01、C02形成一个负阻，为晶振模型提供能量，同时电阻R01为反相器提供偏置电压。图1b的小信号模型如图2a-图2c所示，可求得：
其中gm1为反相器的等效开关管M1的跨导；
因此有
则Zm＝Zab||R01；
进一步有
将s转换到频域可得
由上式可知，阻抗ZC的实部为负值，且随gm1变化，因此可通过改变gm1来使ZC的负阻值大于Rs，从而使晶振维持振荡。
然而，值得注意的是，电阻R01为反相器提供偏置电压的同时，其电阻值还能够改变ZC的值。起振时整个电路是在小信号情况下工作的，其小信号模型如图2c所示，可求得：
其中vi为小信号等效输入电压，vo为负载输出电压，ro为开关管M1内阻，因此小信号增益为
由于ro非常大，因此增大R01的阻值能增大信号增益，电阻R01越大、信号增益越大，电路的起振速度越快，同时随着增益的增大，电路的振荡幅度也增大，导致晶振模型的寿命缩短，现有的晶振模型无法同时实现起振速度快和不影响电路寿命两个效果。
因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种快速起振晶振驱动电路及集成电路，以满足快速起振的同时不增加震荡幅度的需求。其具体方案如下：
一种快速起振晶振驱动电路，包括：
包括第一电阻、第一电感、第一电容的第一串联单元；
均与所述第一串联单元并联的第二电容、可调电阻单元和反相器；
与所述反相器的输入端连接的第一接地电容；
与所述反相器的输出端连接的第二接地电容；
根据所述反相器的输入端信号控制所述可调电阻单元的等效阻值的控制器。
优选的，所述控制器用于：
根据所述反相器的输入端信号，判断所述快速起振晶振驱动电路的电路状态为起振阶段或振荡阶段；
当在所述起振阶段，控制所述可调电阻单元的等效阻值为最大电阻值；
当在所述振荡阶段，控制所述可调电阻单元的等效阻值为最小电阻值。
优选的，所述控制器具体用于：
当在所述振荡阶段，逐步控制所述可调电阻单元的等效阻值从所述最大电阻值降至所述最小电阻值。
优选的，所述可调电阻单元包括第二电阻、一个或多个第三电阻、一个或多个开关，其中：
所述第二电阻与所有所述第三电阻串联；
每个所述第三电阻均并联一个所述开关。
优选的，所述控制器包括：
输入端与所述反相器的输入端连接、在振荡信号稳定时输出晶振时钟的整形电路；
信号输入端连接电源、时钟输入端连接所述整形电路的输出端、输出端控制多个所述开关的闭合状态的移位寄存器。
优选的，所述移位寄存器包括多个依次连接的D触发器，其中：
第一个所述D触发器的D输入端连接所述电源，其余所述D触发器的D输入端连接前一所述D触发器的Q输出端；
每个所述D触发器的时钟输入端均与所述整形电路的输出端连接。
优选的，当所述可调电阻单元包括多个所述开关，多个动作触发器的输出端与多个所述开关的控制端一一连接，当所述动作触发器输出高电平，对应的所述开关闭合；
多个所述动作触发器具体为：包括最后一个所述D触发器在内的多个所述D触发器。
优选的，当所述可调电阻单元包括一个所述开关，最后一个所述D触发器的输出端与所述开关的控制端连接，当所述D触发器输出高电平，所述开关闭合。
优选的，所述整形电路包括：
与所述反相器的输入端连接的低通滤波器；
同相输入端与所述低通滤波器的输出端连接、反相输入端与所述反相器的输入端连接、输出端作为所述整形电路的输出端的比较器。
相应的，本申请还公开了一种集成电路，包括：如上文任一项所述的快速起振晶振驱动电路。
本申请公开了一种快速起振晶振驱动电路，包括：包括第一电阻、第一电感、第一电容的第一串联单元；均与所述第一串联单元并联的第二电容、可调电阻单元和反相器；与所述反相器的输入端连接的第一接地电容；与所述反相器的输出端连接的第二接地电容；根据所述反相器的输入端信号控制所述可调电阻单元的等效阻值的控制器。本申请中控制器根据接收到的信息，对可调电阻单元的阻值进行调节，可满足快速起振晶振驱动电路在不同状态下与反相器并联的等效电阻的不同需求，进而在同一个快速起振晶振驱动电路中实现快速起振和不增加振荡幅度、不损害寿命的效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1a为现有技术中一种晶振模型的结构分布图；
图1b为现有技术中另一种晶振模型的结构分布图；
图2a为现有技术中晶振模型的一种小信号模型的结构分布图；
图2b为现有技术中晶振模型的另一种小信号模型的结构分布图；
图2c为现有技术中晶振模型的另一种小信号模型的结构分布图；
图3为本发明实施例中一种快速起振晶振驱动电路的结构分布图；
图4为本发明实施例中一种可调电阻单元的结构分布图；
图5为本发明实施例中一种具体的整形电路的结构分布图；
图6为本发明实施例中一种具体的移位寄存器的结构分布图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1b的晶振模型中，电阻R01越大、信号增益越大，电路的起振速度越快，同时随着增益的增大，电路的震荡幅度也增大，导致晶振模型的寿命缩短，现有的晶振模型无法同时实现起振速度快和不影响电路寿命两个效果。
本申请中控制器根据接收到的信息，对可调电阻单元的阻值进行调节，可满足快速起振晶振驱动电路在不同状态下与反相器并联的等效电阻的不同需求，进而在同一个快速起振晶振驱动电路中实现快速起振和不增加振荡幅度、不损害寿命的效果。
本发明实施例公开了一种快速起振晶振驱动电路，参见图3所示，包括：
包括第一电阻R1、第一电感L1、第一电容C1的第一串联单元1；
均与第一串联单元1并联的第二电容C2、可调电阻单元2和反相器inv；
与反相器inv的输入端连接的第一接地电容C01；
与反相器inv的输出端连接的第二接地电容C02；
根据反相器inv的输入端信号控制可调电阻单元2的等效阻值的控制器3。
可以理解的是，包括第一电阻R1、第一电感L1、第一电容C1的第一串联单元1，以及第二电容C2构成了一个谐振网络，但该网络无法维持振荡，反相器inv和第一接地电容C01、第二接地电容C02结合作为负阻为晶振模型提供振荡能量，同时可调电阻单元2为反相器inv提供偏置电压。
进一步的，反相器inv的输入端信号，也就是快速起振晶振驱动电路的输出信号，根据该输出信号可确定快速起振晶振驱动电路的状态，当进入稳定振荡状态后，输入端信号为稳定的正弦信号，已知快速起振时起振速度越快越好，要求为反相器inv提供偏置电压的可调电阻单元2的等效阻值越大越好，而进入稳定振荡状态后，需要振荡幅度较小，保证不损害快速起振晶振驱动电路的寿命，要求可调电阻单元2的等效阻值越小越好，控制器3按照这种电路要求对可调电阻单元2的等效阻值进行调整，也即控制器3用于：
根据反相器inv的输入端信号，判断快速起振晶振驱动电路的电路状态为起振阶段或振荡阶段；
当在起振阶段，控制可调电阻单元2的等效阻值为最大电阻值；
当在振荡阶段，控制可调电阻单元2的等效阻值为最小电阻值。
进一步的，为了避免可调电阻单元2的等效阻值跳变过快，可逐步调节，控制器3具体用于：
当在振荡阶段，逐步控制可调电阻单元2的等效阻值从最大电阻值降至最小电阻值。
本申请公开了一种快速起振晶振驱动电路，包括：包括第一电阻、第一电感、第一电容的第一串联单元；均与所述第一串联单元并联的第二电容、可调电阻单元和反相器；与所述反相器的输入端连接的第一接地电容；与所述反相器的输出端连接的第二接地电容；根据所述反相器的输入端信号控制所述可调电阻单元的等效阻值的控制器。本申请中控制器根据接收到的信息，对可调电阻单元的阻值进行调节，可满足快速起振晶振驱动电路在不同状态下与反相器并联的等效电阻的不同需求，进而在同一个快速起振晶振驱动电路中实现快速起振和不增加振荡幅度、不损害寿命的效果。
本发明实施例公开了一种具体的快速起振晶振驱动电路，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的：
参见图4所示，可调电阻单元2包括第二电阻R2、一个或多个第三电阻R3、一个或多个开关K，其中：
第二电阻R2与所有第三电阻R3串联；
每个第三电阻R3均并联一个开关K。
可见，每个开关K的开闭状态，决定与其并联的第三电阻R3短路或计入等效电阻，控制器3可控制每个开关K的状态。
进一步的，控制器3包括：
输入端与反相器inv的输入端连接、在振荡信号稳定时输出晶振时钟CLK的整形电路；
信号输入端连接电源、时钟输入端连接整形电路的输出端、输出端控制多个开关K的闭合状态的移位寄存器。
可以理解的是，整形电路能在中断信号稳定时输出晶振时钟CLK，移位寄存器能在晶振时钟CLK上升沿时发出高电平信号来控制开关K闭合，从而减小可调电阻单元2的等效电阻。
具体的，参见图5所示，整形电路包括：
与反相器inv的输入端连接的低通滤波器31；
同相输入端与低通滤波器31的输出端连接、反相输入端与反相器inv的输入端连接、输出端作为整形电路的输出端的比较器32。
可以理解的是，只有进入稳定的振荡阶段，反相器inv的输入端信号才会输出稳定的正弦信号，此时低通滤波器31输出稳定直流信号，该稳定直流信号与正弦信号通过比较器32，比较器32会输出占空比为50％的晶振时钟CLK。
具体的，参见图6所示，移位寄存器包括多个依次连接的D触发器33，其中：
第一个D触发器33的D输入端连接电源VDD，其余D触发器33的D输入端连接前一D触发器33的Q输出端；
每个D触发器33的时钟输入端均与整形电路的输出端连接。
进一步的，当可调电阻单元2包括多个开关K，多个动作触发器的输出端与多个开关K的控制端一一连接，当动作触发器输出高电平，对应的开关K闭合；
多个动作触发器具体为：包括最后一个D触发器33在内的多个D触发器33。
类似的，当可调电阻单元2包括一个开关K，最后一个D触发器33的输出端与开关K的控制端连接，当D触发器33输出高电平，开关K闭合。
可以理解的是，如果可调电阻单元2包括多个开关K，则可以逐级控制开关闭合，降低可调电阻单元2的跳变对晶振模型造成负面影响。因此移位寄存器中的多个D触发器33与开关K的接线，可根据具体需求设置，包括每个D触发器33控制一个开关K、最后一个D触发器33控制所有开关K同时闭合两种设置方案。
可以理解的是，此处动作触发器对可调电阻单元2实现的控制效果，是基于可调电阻单元2的具体电路上的，而可调电阻单元2的具体电路，除了这种串联方式外，还可包括其他的并联或级联的连接方式，以及其他开关开闭状态，但都需要遵循控制器3对可调电阻单元2的控制原则，即当在起振阶段，控制可调电阻单元2的等效阻值为最大电阻值；当在振荡阶段，控制可调电阻单元2的等效阻值为最小电阻值，从而既满足快速起振，又不增加震荡幅度、不损害快速起振晶振驱动电路的寿命。
相应的，本申请实施例还公开了一种集成电路，包括：如上文任一项所述的快速起振晶振驱动电路。
其中，具体有关快速起振晶振驱动电路的细节内容，可参照上文实施例中相关描述，此处不再赘述。
其中，本实施例中集成电路具有与上文实施例中快速起振晶振驱动电路相同的有益效果，此处不再赘述。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种快速起振晶振驱动电路及集成电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种快速起振晶振驱动电路，其特征在于，包括：
包括第一电阻、第一电感、第一电容的第一串联单元；
均与所述第一串联单元并联的第二电容、可调电阻单元和反相器；
与所述反相器的输入端连接的第一接地电容；
与所述反相器的输出端连接的第二接地电容；
根据所述反相器的输入端信号控制所述可调电阻单元的等效阻值的控制器。
2.根据权利要求1所述快速起振晶振驱动电路，其特征在于，所述控制器用于：
根据所述反相器的输入端信号，判断所述快速起振晶振驱动电路的电路状态为起振阶段或振荡阶段；
当在所述起振阶段，控制所述可调电阻单元的等效阻值为最大电阻值；
当在所述振荡阶段，控制所述可调电阻单元的等效阻值为最小电阻值。
3.根据权利要求2所述快速起振晶振驱动电路，其特征在于，所述控制器具体用于：
当在所述振荡阶段，逐步控制所述可调电阻单元的等效阻值从所述最大电阻值降至所述最小电阻值。
4.根据权利要求2所述快速起振晶振驱动电路，其特征在于，所述可调电阻单元包括第二电阻、一个或多个第三电阻、一个或多个开关，其中：
所述第二电阻与所有所述第三电阻串联；
每个所述第三电阻均并联一个所述开关。
5.根据权利要求4所述快速起振晶振驱动电路，其特征在于，所述控制器包括：
输入端与所述反相器的输入端连接、在振荡信号稳定时输出晶振时钟的整形电路；
信号输入端连接电源、时钟输入端连接所述整形电路的输出端、输出端控制多个所述开关的闭合状态的移位寄存器。
6.根据权利要求5所述快速起振晶振驱动电路，其特征在于，所述移位寄存器包括多个依次连接的D触发器，其中：
第一个所述D触发器的D输入端连接所述电源，其余所述D触发器的D输入端连接前一所述D触发器的Q输出端；
每个所述D触发器的时钟输入端均与所述整形电路的输出端连接。
7.根据权利要求6所述快速起振晶振驱动电路，其特征在于，
当所述可调电阻单元包括多个所述开关，多个动作触发器的输出端与多个所述开关的控制端一一连接，当所述动作触发器输出高电平，对应的所述开关闭合；
多个所述动作触发器具体为：包括最后一个所述D触发器在内的多个所述D触发器。
8.根据权利要求6所述快速起振晶振驱动电路，其特征在于，
当所述可调电阻单元包括一个所述开关，最后一个所述D触发器的输出端与所述开关的控制端连接，当所述D触发器输出高电平，所述开关闭合。
9.根据权利要求5至8任一项所述快速起振晶振驱动电路，其特征在于，所述整形电路包括：
与所述反相器的输入端连接的低通滤波器；
同相输入端与所述低通滤波器的输出端连接、反相输入端与所述反相器的输入端连接、输出端作为所述整形电路的输出端的比较器。
10.一种集成电路，其特征在于，包括：
如权利要求1至9任一项所述的快速起振晶振驱动电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210511 |
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| RJ01 | Rejection of invention patent application after publication |