CN112782487A - 一种占空比检测*** - Google Patents

一种占空比检测*** Download PDF

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Abstract

本方案提供了一种占空比检测***，其特征在于，该***包括：宽压抗干扰整形单元，用于对宽压叠噪的PWM信号进行整形处理，获得数字电平PWM信号；占空比检测单元，采用移相脉冲计数法获得数字电平PWM信号的脉冲宽度和周期，并基于所述脉冲宽度和周期，确定占空比。本方案不受信号电压范围限制，抗干扰能力强；宽压抗干扰整形单元能够宽范围、有效的变电压，并且过滤叠加噪声信号对原信号的影响；占空比检测单元采用的移相脉冲技术法并在硬件技术基础上能够有效提高脉冲宽度的检测精度；本方案在工程应用上推广面宽，硬件成本低，高效实用。

Description

一种占空比检测***
技术领域
本方案实施例涉及信号处理技术领域，具体涉及一种适用于宽压叠噪PWM信号的占空比检测***。
背景技术
在实际应用中,存在很多脉冲调宽式电机(以下简称电机),例如脉冲调宽式舵机等，它们的驱动控制信号是一串占空比变化的脉冲波形，即PWM信号。驱动控制器通过调节驱动控制信号的占空比，能够使这些电机获得相应的位置、速度、角度等信息；同时，电机向驱动控制器输出模拟反馈信号，与其形成闭环回路。
电机与其驱动控制器密不可分，很多时候为了节约资源，一台驱动控制器往往设计为多通道多功能，以便驱动控制多台电机同时动作。驱动控制器的可靠性对于电机起着至关重要的作用，需要严格测量其电性能参数，最直接的解决方案就是连接一台或是多台相应的被控电机并辅以功率较大的供电电源进行测量。这里提到的功率较大的供电电源主要是为被控电机供电，工业或国防中应用的电机通常情况下功率由几十瓦到上千瓦不等。
现实中，如果为批量生产的驱动控制器同时配置相应的电机和功率电源的方法耗费成本过高，占用空间巨大。实际上，驱动控制器与电机的接口就是电气接口，只要找到电机反馈信号与驱动控制信号的关系就能设计出电机模拟器，替代真实的电机配合驱动控制器的测量。电机模拟器最终就变成了一块电路，体积小，重量轻，即可以解决空间放置问题，也可以大幅降低成本，缩短研制周期。并且多通道的电机模拟器能够在短时间内，实现驱动控制器电性能批量测试的目的。
不论电机反馈信号与驱动控制信号之间存在怎样的关系，提取驱动控制信号中的占空比参数信息都是前提。由于电机的种类型号千差万别，其驱动控制信号的电压要求亦大相同，而且有时候受使用环境因素的影响，驱动控制信号从驱动控制器输出再到电机时会叠加很多干扰噪声，这种宽压叠噪的PWM信号在测量占空比参数时利用传统的调理电路+A/D采样检测的方法处理过程繁琐，精度低，并且只要输入电压的电平变化，调理电路的硬件参数必须要相应的调整，现有设计方案没有办法适应所有宽压叠噪PWM信号的占空比检测。
发明内容
有鉴于此，本发明实施提供一种适用于宽压叠噪PWM信号的占空比检测***。
为解决上述问题，根据本方案实施例提供了一种占空比检测***，该***包括：
宽压抗干扰整形单元，用于对宽压叠噪的PWM信号进行整形处理，获得数字电平PWM信号；
占空比检测单元，采用移相脉冲计数法获得数字电平PWM信号的脉冲宽度和周期，并基于所述脉冲宽度和周期，确定占空比。
在一种优选地实施例中，所述宽压抗干扰整形单元包括：依次连接的分/稳压选择电路、反相滞回比较器电路和反逻辑隔离数字电平变换电路；
所述宽压叠噪的PWM信号依次经由分/稳压选择电路、反相滞回比较器电路和反逻辑隔离数字电平变换电路处理，获得数字电平PWM信号。
在一种优选地实施例中，所述分/稳压选择电路包括：第一信号输入端；
第一信号输出端；
连接在第一信号输入端和第二信号输出端之间的第一模拟开关组；所述第一模拟开关组中的每个模拟开关，分别通过一个***电阻与第一信号输入端连接；
连接在第一信号输出端和地端的第二模拟开关组；所述第二模拟开关组中的每个模拟开关能够根据外部控制信号选择通过对向设置的两个二极管、***电阻或一个二极管与地端连接。
在一种优选地实施例中，所述反相滞回比较器电路包括：
第二信号输入端；
第二信号输出端；
连接在第二信号输入端和第二信号输出端的比较器；所述比较器的负输入端直接与第二信号输入端连接；所述比较器的正输入端依次通过第一电阻和选择开关与地端和参考电压端连接；所述比较器的正输入端通过第二电阻分别与第二信号输出端和地端连接，其中，所述第二电阻与地端之间连接有两个对向设置的二极管；所述比较器的输出端与第二信号输出端连接。
在一种优选地实施例中，所述反逻辑隔离数字电平变换电路包括：
第三信号输入端；
第三信号输出端；
连接在第三信号输入端和第三信号输出端之间的高速光耦；所述高速光耦与第三信号输入端之间连接有限流电阻；所述高速光耦的输出端通过上拉电阻与电源电压端连接。
在一种优选地实施例中，所述占空比检测单元包括：
锁相环模块，用于产生两路与原始信号同频且具有相位差的时钟信号。
在一种优选地实施例中，所述锁相环模块具体执行如下步骤：
基于移相脉冲计数法对时钟信号CLK0进行处理，依次移相90°，形成另外三路时钟信号CLK90、CLK180和CLK270；
分别使用以上四路时钟信号驱动四路计数器对待测脉冲进行测量；
若时钟信号CLK0的频率为f，其周期则为T＝1/f，四路时钟对待测脉冲信号测量的计数值分别为N1、N2、N3、N4，则最后待测脉冲信号的测量值为：
Figure BDA0002265167800000041
使用四路时钟来测量待测脉冲信号并将测量结果相加，等效于使用4倍频的时钟频率为4f的时钟信号测量待测脉冲；
测量结果的最大误差为等效时钟的时钟周期，也即是时钟信号CLK0的时钟周期的1/4。
在一种优选地实施例中，所述占空比检测单元包括：
计算模块，根据获得的PWM信号高电平的宽度和PWM信号低电平的宽度，确定数字电平PWM信号的周期；利用数字电平PWM信号的高电平时间与其周期做比值，获得占空比。
在一种优选地实施例中，所述占空比检测单元采用可编程门阵列FPGA。
本方案实施例的技术方案具有以下优点：
本方案不受信号电压范围限制，抗干扰能力强；宽压抗干扰整形单元能够宽范围、有效的变电压，并且过滤叠加噪声信号对原信号的影响；占空比检测单元采用的移相脉冲技术法并在硬件技术基础上能够有效提高脉冲宽度的检测精度；本方案在工程应用上推广面宽，硬件成本低，高效实用。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本方案所述宽压叠噪的PWM信号的示意图；
图2为本方案所述宽压抗干扰整形单元工作原理的示意图；
图3为本方案所述反相滞回比较器传输特性的示意图；
图4为本方案所述移相脉冲计数法测量原理的示意图；
图5为本实施例中宽压噪叠PWM信号的示意图；
图6为本实施例中宽压抗干扰整形单元电路的示意图；
图7为本实施例中占空比检测单元采用FPGA对占空比进行计算的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本方案主要是针对宽压叠噪PWM信号的占空比检测的一种简单、高效的检测方法。本方案通过占空比检测***对所述宽压叠噪的PWM信号的占空比进行检测。该***由宽压抗干扰整形单元和占空比检测单元两部分构成。所述宽压抗干扰整形单元是将宽压叠噪的PWM信号整形成占空比检测单元能识别的PWM信号，同时维持信号的周期和占空比保持不变；所述占空比检测单元是基于FPGA硬件基础上，采用移相脉冲计数法获得宽压抗干扰整形单元输出PWM信号的脉冲宽度和周期，从而求得占空比。
如图1所示，为宽压叠噪的PWM信号的示意图。Umax表示该信号的高电平电压幅值，Umin表示该信号的低电平电压幅值。在不同的应用场景下，Umax范围可能几伏特到几百伏特不等，Umin可以是零电平电压，也可以是负电压，范围也可能从负几伏特到负几百伏特不等。干扰信号可能叠加在高电平上，也可能叠加在低电平上。
所述宽压抗干扰整形单元，包含分/稳压选择电路，反相滞回比较器电路和反逻辑隔离数字电平变换电路三部分组成，其原理图如图2所示。Ui是如图1所示的宽压叠噪的PWM信号。模拟开关Sa和Sb与其***电阻，稳压管等组成了分/稳压电路，其中C_Sa和C_Sb分别是模拟开关Sa和Sb的控制端，可以通过外部控制信号对模拟开关Sa和Sb进行开闭、切换等控制；所述分/稳压电路输出的Ux进入反相滞回比较器，输出正负幅值对称，绝对值为Uz的PWM信号Uy；Uy通过反逻辑隔离数字电平变换电路后，整形成高电平为2.5V/3.3V，低电平为(0～0.8V)的占空比检测单元能够识别的数字电平PWM信号Uz。所述信号Uz的逻辑特性与信号Uy相反，所述信号Uy的逻辑特性与信号Ux相反，所以所述信号Uz的逻辑特性与所述信号Ux相同。
如图2所示，为分/稳压选择电路的示意图，对于不同电平，不同频率的信号Ui，可以通过模拟开关的控制端选择不同的分压模式。电阻与双向稳压二极管的分稳压拓扑结构具有很强的抗干扰性能，适用于有正负电平，频率较小的信号Ui；电阻与单向稳压二极管的分稳压拓扑结构也具有很强的抗干扰性，适用于仅有正电平，频率较小的信号Ui；纯阻性的分压拓扑结构虽然没有抗干扰能力，但是分压后的信号Ux能密切跟踪Ui的频率特性，信号的干扰问题可以在所述反相滞回比较器的设计中得到完美解决。如果是单限比较器，叠加的噪声如果在阈值附近的任何微小变化，都将引起输入电压的跃变，最终影响到信号的占空比检测结果。而滞回比较器电路具有滞回特性，因而也就具有一定的抗干扰能力。所述反相滞回比较器如图2所示，对应Ux的电平电压不同存在两种工作模式。当Ux的电平电压仅为正电压时，在比较器N1的正向输入端处，阈值选择模拟开关Syz选择接入参考电压Uref；当Ux的电平电压有正、负电压时，在比较器N1的正向输入端处，阈值选择模拟开关Syz选择接入参考地。
如图2所示,如果Ux是一正负对称的信号，阈值选择模拟开关Syz选择接入参考地，同相输入端的电位
Figure BDA0002265167800000061
令U+＝U-，求出UX的阈值电压，因此得出
Figure BDA0002265167800000062
Uy与UX的传输特性如图3(a)所示。
如果UX只是一正电平信号，阈值选择模拟开关Syz选择接入参考电压Uref，同相输入端的电位
Figure BDA0002265167800000063
令U+＝U-，求出UX的阈值电压，因此得出
Figure BDA0002265167800000071
Figure BDA0002265167800000072
由于参考电压Uref>0，Uy与Ux的传输特性如图3(b)所示。改变参考电压的大小，滞回比较器的电压传输特性将产生了水平方向的移动；改变稳压管稳定电压可使电压传输特性产生垂直方向的移动。
从所述反相滞回比较器的输出电压在输入电压Uy等于阈值电压时，假设Ux是一正负对称的信号，当Ux<-UT，那么比较器N1的输入电压U-一定小于U+,因而Uy＝+UZ,所以U+＝+UT。只有当输入电压Ux增大到+UT，再增大一个无穷小量是，输出电压Uy才会从+UZ跃变为-UZ。同理，假设Ux>+UT,那么比较器N1的输入电压U-一定大于U+,因而Uy＝-UZ，所以U+＝-UT。只有当输入电压Ux减小到-UT，再减小一个无穷小量时，输出电压Uy才会从-UZ跃变为+UZ。可见，Uy从+UZ跃变为-UZ和Uy从-UZ跃变为+UZ的阈值电压时不同的。
所述滞回比较器输出的信号Uy已经是输出电压幅值为±UZ的信号，输入反逻辑隔离数字电平变换电路，最终整形成高电平为2.5V或3.3V，低电平为(0～0.8V)的数字电平的PWM信号。如图2所示，反逻辑隔离数字电平变换电路采用了高速光耦实现，转换输出的高电平是2.5V或3.3V，取决于占空比检测单元FPGA的I/O口需要的电平电压。R4是限流电阻，限制光耦的前向电流；R5是上拉电阻，上拉电压决定输出高电平电压的大小。
所述占空比检测单元是基于FPGA硬件基础上，采用移相脉冲计数法获得宽压抗干扰整形单元输出PWM信号的脉冲宽度和周期，从而求得占空比。常规的脉冲计数法就是在待测脉冲宽度内对时钟脉冲进行计数(一般是对时钟脉冲的上升沿计数，下面以对上升沿进行计数为例)，计数值N与时钟周期T相乘就可以得到脉冲宽度的数值。这一方法的误差来源于待测脉冲的前沿和后沿与相邻时钟上升沿的时间差t1，t2，最大误差为一个时钟周期的值，如时钟频率为100MHz，则最大误差为10ns。常规的脉冲计数法如果要提高计时精度，就需要提高时钟频率，而时钟频率的提高又受制于器件性能，并给印制板设计及加工带来一定困难。如果要得到纳秒量级的测量精度，时钟频率就需要达到1GHz，这在实际工程中应用起来比较困难。本发明在常规脉冲计数法的基础上，提出运用数字移相技术并结合FPGA，提出了移相脉冲计数法，可将测量精度提高到纳秒量级。移相即通过FPGA内部锁相环模块(PLL)的延时功能，使时钟信号产生一定时间的滞后，新产生的信号与原始信号形成两路同频却有一定相位差的时钟信号。如图4所示，为测量原理的示意图，通过移相技术对时钟信号CLK0进行处理，依次移相90°，形成另外三路时钟信号CLK90、CLK180和CLK270。分别使用以上四路时钟信号驱动四路计数器对待测脉冲进行测量。假设时钟信号CLK0的频率为f，其周期则为T＝1/f，四路时钟对待测脉冲信号测量的计数值分别为N1、N2、N3、N4，则最后待测脉冲信号的测量值为
Figure BDA0002265167800000081
通过式(6)和图4可以看出，时钟信号CLK0、CLK90、CLK180和CLK270的每一个上升沿分别对应于等效时钟的一个上升沿，从而可以这样表述：使用四路时钟来测量待测脉冲信号并将测量结果相加，等效于使用4倍频的时钟频率为4f的时钟信号测量待测脉冲。根据前面所述常规的脉冲计数法可知，测量结果的最大误差为等效时钟的时钟周期，也即是时钟信号CLK0的时钟周期的1/4。通过这样的方式可以在不提高计数时钟频率的前提下，达到减小测量误差、提高计时精度的目的。
所述占空比检测单元是利用上述移相脉冲计数法得到精度较高的PWM信号的脉冲宽度，即高电平的宽度；同理，将待测信号进行反相后，也可以用上述移相脉冲计数法得到PWM信号低电平的宽度，二者之和即为待测信号的周期，高电平时间与周期的比值即为待测信号的占空比。
本方案所述用于PWM信号的占空比检测***不受信号电压范围限制，抗干扰能力强。宽压抗干扰整形单元能够宽范围、有效的变电压，并且过滤叠加噪声信号对原信号的影响；占空比检测单元采用的移相脉冲技术法能够在硬件技术的基础上有效提高脉冲宽度的检测精度、硬件成本低。
下面结合图5至图7对本方案作进一步说明。
本实施例中通过举例对于上述提及的一种适用于宽压噪叠PWM信号的占空比检测***作进一步描述。该***包括：宽压抗干扰整形单元和占空比检测单元。所述宽压抗干扰整形单元是将宽压叠噪的PWM信号整形成占空比检测单元能识别的PWM信号，同时维持信号的周期和占空比保持不变；所述占空比检测单元是基于FPGA硬件基础上，采用移相脉冲计数法获得宽压抗干扰整形单元输出PWM信号的脉冲宽度和周期，从而求得占空比。
本实施例中宽压噪叠PWM信号Ui具体指频率10k(周期为105ns)，高电平电压28V，低电平电压-28V，占空比D不断变化的PWM信号，叠加噪声电压峰峰值为5V，如图5所示。
如图6所示，本实施例中宽压抗干扰整形单元，包含分压电路，反相滞回比较器电路和反逻辑隔离数字电平变换电路。
对比图2和图6可见，本实施例通过设置模拟开关Sa和Sb的控制端C_Sa和C_Sb，分别选择电阻Rsa1和Rsb2组成了分压电路，Rsa1取值22k，Rsb1取值10k，根据：
Figure BDA0002265167800000091
得到高电平电压为8.75V，低电平电压为-8.75V，频率与Ui相同Ux信号。需要注意的是，虽然分压电路理论上对叠加噪声值也有减小的作用，但是具体效果不能用简单的分压计算公式来计算噪声峰峰值的减小量，这里对信号Ux上的噪声峰峰值仅考虑为小于5V。
如图6所示，本实施例中反相滞回比较器进行了如下参数设计：比较器采用±15V供电，稳压对管选取的稳压基准值为±5V，R1取值4k，R2取值1k。根据以上参数，可以得到此反相滞回比较器的阈值电压：
Figure BDA0002265167800000092
当Ux的低电平上叠加峰值为+5V的干扰信号时，Ux＝(-8.75+5)V，Uy＝+5V,所以U+＝+4V，干扰信号不会引起输出信号Uy的跃变，只有当输入电压Ux增大到+4V，再增大一个无穷小量是，输出电压Uy才会从+5V跃变为-5V。同理，当Ux的高电平上叠加峰值为-5V的干扰信号时，Ux＝(8.75-5)V，Uy＝-5V，所以U+＝-4V,干扰信号也不会引起输出信号Uy的跃变,只有当输入电压Ux减小到-4V,再减小一个无穷小量时，输出电压Uy才会从-5V跃变为+5V。因此，反相滞回比较器的输出信号Uy是一个无干扰，极性与该电路的输入信号Ux反相的信号。该信号高电平为+5V，低电平为-5V，频率为10k，占空为(1-D)的信号。
如图6所示，本实施例反相滞回比较器电路输出信号Uy进入反逻辑隔离数字电平变换电路后，最终整形成高电平为3.3V，低电平为(0～0.8V)的数字电平PWM信号UZ。当Uy为高电平时，在限流电阻R4的作用下，通过光耦B1前级二极管电流约为5mA，二极管导通，光耦B1后级三极管饱和输出，输出信号Uz约为0.3V电压；当Uy为低电平时，光耦B1前级截止，Uz通过上拉电阻输出+3.3V电压信号。由此，反逻辑隔离数字电平变换电路的输出信号Uz与其输入信号Uy极性相反。
综上，整个宽压抗干扰整形单元的输出信号Uz与输入信号Ui极性相同，频率和占空比均一致。
本实施例所述占空比检测单元采用的FPGA，其I/O电平电压为3.3V。由于实施例中的PWM信号频率固定为10k，因此只需要测量PWM信号的脉冲宽度(即高电平时间)变能得出被测信号的占空比。实施例采用的脉冲宽度的方法就是移相脉冲计数法。首先，利用FPGA内部锁相环模块(PLL)生成四路依次相差90°相位的时钟信号。为了降低高频时钟信号对印制板设计带来的影响，设计选用的输入时钟信号频率为50MHz，通过PLL进行5倍频产生频率为250MHz的时钟，并通过PLL的移相功能生成四路依次相差90°相位的计数时钟信号CLK0、CLK90、CLK180和CLK270。然后，利用FPGA的计数模块产生四个计数模块(COUNTER)，分别由CLK0、CLK90、CLK180和CLK270驱动，在脉冲宽度内进行计数.再利用FPGA内部加法器模块(ADD)对四个计数模块的计数值相加。如图7所示，占空比检测单元采用FPGA对占空比进行计算的工作原理图。其中，输入引脚pulse为待测脉冲信号，输入引脚clr为计数模块清零信号，输出引脚width为测量到的脉冲宽度输出端。
由于计数时钟信号的频率为250MHz，其周期T为4ns，根据上面介绍的测量技术原理及公式(6)可知，脉冲宽度为t＝N1+N2+N3+N4，即加法器最后输出的数值就是测量到的脉冲宽度，单位为ns。
最后用测量到的脉冲宽度除以PWM信号周期105ns，即为待测信号的占空比。
上述所述的逻辑电路单元的细化逻辑实现，可参照方法部分的相应说明，说明书中关联的各部分均可对应参照，此处不再赘述
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种占空比检测***，其特征在于，该***包括：
宽压抗干扰整形单元，用于对宽压叠噪的PWM信号进行整形处理，获得数字电平PWM信号；
占空比检测单元，采用移相脉冲计数法获得数字电平PWM信号的脉冲宽度和周期，并基于所述脉冲宽度和周期，确定占空比。
2.根据权利要求1所述的***，其特征在于，所述宽压抗干扰整形单元包括：依次连接的分/稳压选择电路、反相滞回比较器电路和反逻辑隔离数字电平变换电路；
所述宽压叠噪的PWM信号依次经由分/稳压选择电路、反相滞回比较器电路和反逻辑隔离数字电平变换电路处理，获得数字电平PWM信号。
3.根据权利要求2所述的***，其特征在于，所述分/稳压选择电路包括：
第一信号输入端；
第一信号输出端；
连接在第一信号输入端和第二信号输出端之间的第一模拟开关组；所述第一模拟开关组中的每个模拟开关，分别通过一个***电阻与第一信号输入端连接；
连接在第一信号输出端和地端的第二模拟开关组；所述第二模拟开关组中的每个模拟开关能够根据外部控制信号选择通过对向设置的两个二极管、***电阻或一个二极管与地端连接。
4.根据权利要求2所述的***，其特征在于，所述反相滞回比较器电路包括：
第二信号输入端；
第二信号输出端；
连接在第二信号输入端和第二信号输出端的比较器；所述比较器的负输入端直接与第二信号输入端连接；所述比较器的正输入端依次通过第一电阻和选择开关与地端和参考电压端连接；所述比较器的正输入端通过第二电阻分别与第二信号输出端和地端连接，其中，所述第二电阻与地端之间连接有两个对向设置的二极管；所述比较器的输出端与第二信号输出端连接。
5.根据权利要求2所述的***，其特征在于，所述反逻辑隔离数字电平变换电路包括：
第三信号输入端；
第三信号输出端；
连接在第三信号输入端和第三信号输出端之间的高速光耦；所述高速光耦与第三信号输入端之间连接有限流电阻；所述高速光耦的输出端通过上拉电阻与电源电压端连接。
6.根据权利要求1所述的***，其特征在于，所述占空比检测单元包括：
锁相环模块，用于产生两路与原始信号同频且具有相位差的时钟信号。
7.根据权利要求6所述的***，其特征在于，所述锁相环模块具体执行如下步骤：
基于移相脉冲计数法对时钟信号CLK0进行处理，依次移相900，形成另外三路时钟信号CLK90、CLK180和CLK270；
分别使用以上四路时钟信号驱动四路计数器对待测脉冲进行测量；
若时钟信号CLK0的频率为f，其周期则为T＝1/f，四路时钟对待测脉冲信号测量的计数值分别为N1、N2、N3、N4，则最后待测脉冲信号的测量值为：
Figure FDA0002265167790000021
使用四路时钟来测量待测脉冲信号并将测量结果相加，等效于使用4倍频的时钟频率为4f的时钟信号测量待测脉冲；
测量结果的最大误差为等效时钟的时钟周期，也即是时钟信号CLK0的时钟周期的1/4。
8.根据权利要求6或7所述的***，其特征在于，所述占空比检测单元包括：
计算模块，根据获得的PWM信号高电平的宽度和PWM信号低电平的宽度，确定数字电平PWM信号的周期；利用数字电平PWM信号的高电平时间与其周期做比值，获得占空比。
9.根据权利要求1或6所述的***，其特征在于，所述占空比检测单元采用可编程门阵列FPGA。
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