CN112731823A - Fpga互连线电路及fpga互连线延时降低方法 - Google Patents

Fpga互连线电路及fpga互连线延时降低方法 Download PDF

Info

Publication number
CN112731823A
CN112731823A CN201911033728.3A CN201911033728A CN112731823A CN 112731823 A CN112731823 A CN 112731823A CN 201911033728 A CN201911033728 A CN 201911033728A CN 112731823 A CN112731823 A CN 112731823A
Authority
CN
China
Prior art keywords
positive feedback
feedback circuit
switch module
output
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911033728.3A
Other languages
English (en)
Inventor
王俊
温长清
张勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen State Micro Electronics Co Ltd
Original Assignee
Shenzhen State Micro Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen State Micro Electronics Co Ltd filed Critical Shenzhen State Micro Electronics Co Ltd
Priority to CN201911033728.3A priority Critical patent/CN112731823A/zh
Publication of CN112731823A publication Critical patent/CN112731823A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
    • G05B19/0423—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1102—Speed up I-O manipulation

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供的FPGA互连线电路及FPGA互连线延时降低方法，FPGA互连线电路包括开关模块、正反馈电路以及输出缓冲器，正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接；通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器；可见本发明可以实现加快信号输出的翻转速度，进而达到减少互联线延时的目的，减少了可编程互联模块占用的延时，在一定程度上优化了可编程互联模块的性能，提高了全芯片的速度。

Description

FPGA互连线电路及FPGA互连线延时降低方法
技术领域
本发明涉及FPGA(Field－Programmable Gate Array，即现场可编程门阵列)设计领域，具体涉及一种FPGA互连线电路及FPGA互连线延时降低方法。
背景技术
FPGA是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(GenericArray Logic，通用阵列逻辑)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
参见图1，基本的FPGA由如下几个部分组成：可编程输入输出IO模块101、可编程逻辑模块103、可编程互联模块102，其中，可编程输入输出IO模块101的作用是连接外部信号与FPGA，实现FPGA与外部进行通信，根据需要，可以实现各种电平标准；可编程逻辑模块103是FPGA实现各种逻辑的基础，通常使用LUT与触发器资源实现各种组合逻辑与时序逻辑；可编程互联模块102，其作用是用来连接FPGA中各个资源。
由此可知，可编程互联模块起到桥接作用，负责各个逻辑模块间的相互通信以及输入输出信号在互联模块间的传输，因此，可编程互联模块是FPGA器件中至关重要的一部分资源。但是，随着工艺尺寸的进一步缩小，互联线的延时所占比例越来越高，而FPGA器件主要的各个信号都是通过互联线来进行传输的，所以互联线的延时对FPGA的速度影响正在进一步的加大，严重影响FPGA器件的性能。
发明内容
本发明要解决的主要技术问题是，提供一种FPGA互连线电路及FPGA互连线延时降低方法，解决现有互联线电路延时过大的问题。
为解决上述技术问题，本发明提供一种FPGA互连线电路，包括：
开关模块、正反馈电路以及输出缓冲器；
所述正反馈电路的输入端与所述开关模块的输出端连接，所述正反馈电路的输出端与所述输出缓冲器的输入端连接。
可选的，所述正反馈电路包括上拉正反馈电路和下拉正反馈电路。
可选的，所述上拉正反馈电路包括第一PMOS管和第一NMOS管，所述下拉正反馈电路包括第二PMOS管和第二NMOS管；
所述第一PMOS管的源极连接VDD端，所述第一PMOS管的漏极与所述开关NMOS管的输出端连接，所述第一PMOS管的栅极与所述第一NMOS管的源极连接，所述第一NMOS管的栅极与所述开关NMOS管的输出端连接，所述第一NMOS管的漏极与接地端GND连接；
所述第二PMOS管的源极连接VDD端，所述第二PMOS管的栅极与所述开关NMOS管的输出端连接，所述第二PMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极所述开关NMOS管的输出端连接，所述第二NMOS管的漏极与接地端GND连接。
可选的，所述互连线电路还包括控制电路，所述控制电路与所述开关模块连接，并控制所述开关模块的打开或者关闭。
可选的，所述开关模块包括第一级NMOS管和第二级NMOS管，所述第一级NMOS管和所述第二级NMOS管进行串联连接，所述开关模块分别与所述第一级NMOS管的栅极和所述第二级NMOS管的栅极进行连接。
可选的，所述控制电路包括两个NMOS管和反相器模块，所述反相器模块设置于两个NMOS管之间并分别与两个NMOS管进行连接；
所述两个NMOS管的栅极与ADDR端连接，所述反相器模块一端与所述第一级NMOS管的栅极和所述第二级NMOS管的栅极进行连接。
为了解决上述问题，本发明还提供了一种FPGA互连线延时降低方法，包括：
正反馈电路输入端接收到由开关模块输出的信号；
所述正反馈电路将所述信号进行上拉或者下拉后输出到输出缓冲器。
可选的，所述正反馈电路将所述信号进行上拉或者下拉后输出到输出缓冲器包括：
当输入信号从0到VDD翻转时，所述信号通过所述正反馈电路进行上拉后输出VDD；
当输入信号从VDD到0翻转时，所述信号通过所述正反馈电路进行下拉后后输出GND。
可选的，所述FPGA互连线延时降低方法还包括：
当所述开关模块处于关闭状态时，所述正反馈电路上拉至高电位或者下拉低电位。
可选的，所述正反馈电路输入端接收到由开关模块输出的信号之前还包括：
判断控制电路与所述开关模块连接处的电压值是否为高电平；
当为是时，控制电路控制所述开关模块导通进行信号传输。
本发明的有益效果是：
本发明提供的FPGA互连线电路及FPGA互连线延时降低方法，FPGA互连线电路包括开关模块、正反馈电路以及输出缓冲器，正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接；通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器；可见本发明可以实现加快信号输出的翻转速度，进而达到减少互联线延时的目的，减少了可编程互联模块占用的延时，在一定程度上优化了可编程互联模块的性能，提高了全芯片的速度。
本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。
附图说明
图1为一种FPGA通用结构示意图；
图2为一种通用可编程互联结构示意图；
图3为一种通用可编程互联线电路示意图；
图4为本发明实施例一提供的FPGA互连线电路结构示意图；
图5为本发明实施例一提供的控制电路结构示意图；
图6为本发明实施例二提供的FPGA互连线延时降低方法的流程示意图；
图7为本发明实施例二提供的控制电路工作流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明中一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
互连线是桥接FPGA器件内可编程输入输出IO模块与可编程逻辑模块的，所以互连线的传输速度，在一定程度上决定了整个***是否能够快速的完成用户定制的设计。对于可编程互联模块一般有两层结构，具体参见图2所示，可编程互联模块实质上是一个MUX(multiplexer，多路选择器)阵列模块，可编程互联模块内部的MUX来实现可编程功能，为了保证信号的强度，MUX内部会存在buffer以加强信号强度。如图2所示，1代表第一层，2代表第二层。第一层主要的作用是保证可编程互联模块102之间的通信。第二层2的作用是保证可编程互联模块的信号传送到可编程逻辑模块103中。第一层包括两个类型的MUX，分别为11和12，11是的输入来源是另外的可编程互联模块，或是可编程逻辑模块的输出；11可以直接输出到另外的可编程互联模块，也可以通过12这个中间的MUX输入到21这一层次，最后通过21输入到可编程逻辑模块103中。
参见图3所示，图3为一种通用可编程互联线电路示意图，其中，MUX为两级开关NMOS管串联构成，NMOS管的输出经过恢复器及输出缓冲器输出到其他MUX的输入，由于NMOS管存在阈值电压损失，且上下拉的时间较长，因此采用这种电路结构的互联线电路延时较大。
为了解决现有互联线电路延时过大的问题，提供一种FPGA互连线电路，FPGA互连线电路包括开关模块、正反馈电路以及输出缓冲器，正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接；通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器，这样可以避免阈值电压损失以及减少互联线的延时。下面通过具体实施方式结合附图对本发明作进一步详细说明。
实施例一：
本实施例提供的FPGA互连线电路，包括：开关模块、正反馈电路以及输出缓冲器；正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接。
本实施例中，正反馈电路包括上拉正反馈电路和下拉正反馈电路，上拉正反馈电路用于将信号上拉至高电平，下拉正反馈电路用于将信号下拉至低电平。
本实施例中，上拉正反馈电路包括第一PMOS管和第一NMOS管，下拉正反馈电路包括第二PMOS管和第二NMOS管，具体参见图4所示，第一PMOS管为MP1，第二PMOS管为MP2，第一NMOS管为MN1，第二NMOS管为MN2；MP1、MP2、MN1和MN2各自包括有三端，分别为源极、漏极和栅极，则上拉正反馈电路包括MP1与MN1组成的电路，MP1源极连接VDD端，MP1的漏极与开关模块的输出端连接，MP1的栅极与MN1的源极连接，MN1的栅极与开关模块的输出端连接，MN1的漏极与接地端GDN连接；下拉正反馈电路包括MP2与MN2组成的电路，MP2的源极连接VDD端，MP2的栅极与开关模块的输出端连接，MP2的漏极与MN2的栅极连接，MN2的源极开关模块的输出端连接，MN2的漏极与接地端GND连接。
需要说明的是，VDD为工作电压。
应当理解，可编程互联模块实质上是一个MUX阵列模块，则开关模块可以作为一个MUX，MP1的漏极和MN2的源级连接MUX的输出端，MN1的栅极和MP2的栅极接MUX的输出端，MN1的源级连接MP1的栅极，MP2的源级连接MN2的栅极，MP1和MP2的源级连接VDD，MN1和MN2的漏极连接GND。
本实施例中，当MUX不工作时，MUX的输出端会被上拉正反馈电路的正反馈环路快速上拉至高电平，或者被下拉正反馈电路的正反馈环路快速下拉到低电平，这样可以减小后级电路的静态功耗。
本实施例中，开关模块包括第一级NMOS管和第二级NMOS管，第一级NMOS管和第二级NMOS管为串联连接，第一级NMOS管和第二级NMOS管构成了前级NMOS开关管，具体参见图4所示，第一级NMOS管由12个NMOS管组成，分别为MN3～MN14；第二级NMOS管由3个NMOS管组成，分别为MN15～MN17，MN3～MN6的漏极与MN15的源极连接，MN7～MN10的漏极与MN16的源极连接，MN11～MN14的漏极与MN17的源极连接，MN15～MN17的漏极为前级NMOS开关管的输出端。
需要说明的是，本实施例中第一级NMOS管的组成数量和第二级NMOS管的组成数量以及串联方式仅用来对本发明进行说明，并非用于限定本发明。
具体的，当前级NMOS开关管工作时，输入信号从0到VDD翻转时，MUX输出端只能被充电到VDD-2VTH，但是通过MN1和MP1的正反馈作用，使得输出端输出高电平时不会有阈值损失，会快速输出VDD；当输入信号从VDD到0翻转时，输出端只能被放电到2VTH，但是通过MP2和MN2的正反馈作用，使得输出端输出低电平时不会有阈值增加，会快速输出一个GND。这种方式由于没有传统电路缓慢的上下拉过程，MUX的延时会减小，优化了可编程互联模块的性能，提高全芯片的速度。
需要说明的是，VTH为开启电压。
本实施例中，FPGA互连线电路还包括控制电路，控制电路与开关模块连接，并控制开关模块的打开或者关闭。具体的，参见图5所示，控制电路包括两个NMOS管和反相器模块，两个NMOS管分别为MN18和MN19，反相器模块设置于MN18和MN19之间并分别与MN18和MN19进行连接，反相器模块包括反相器I3和反相器I4，反相器I3和反相器I4并行连接；MN18和MN19的栅极与ADDR端连接，MN18的漏极连接于反相器I3和反相器I4并行线路上，MN19的源极连接于反相器I3和反相器I4并行线路上，反相器I4设置有两端，分别为q端和qb端，q端连接到MUX的MN3～MN17的栅极。
本实施例中，控制电路的电源域与互联线其他地方的电源域不同，控制电路的电源电压值略高于其他地方的电源电压，当ADDR为高时，MN18和MN19打开，q端和qb端分别输出data与datan的值，由于电源域不同，q端的高电位也与MUX的电源电压不同。对于前级NMOS开关管来说，栅极电压更高，NMOS管导通得更快，这样通过增大前级NMOS开关管的栅极电压值来加快开关NMOS管的导通，从而减小延时。
本实施例提供的FPGA互连线电路，包括开关模块、正反馈电路以及输出缓冲器；正反馈电路的输入端与开关模块的输出端连接，正反馈电路的输出端与输出缓冲器的输入端连接，通过正反馈电路的上拉或者下拉来加快电压的恢复，降低延时，增加了整个电路的速度；FPGA互连线电路上还设置有处于其他电源域的控制电路来控制前级NMOS开关管，通过增大前级NMOS开关管的栅极电压值来加快开关NMOS管的导通，进一步降低延时，从而优化了可编程互联模块的性能，提高了全芯片的速度。
实施例二：
在上述实施例提供的FPGA互连线电路的基础上，本实施例提供了一种FPGA互连线延时降低方法，参见图6所示，具体的步骤包括：
S601、正反馈电路输入端接收到由开关模块输出的信号；
本实施例中，正反馈电路包括上拉正反馈电路和下拉正反馈电路，上拉正反馈电路用于将信号上拉至高电平，下拉正反馈电路用于将信号下拉至低电平；上拉正反馈电路包括MP1与MN1组成的电路，MP1源极连接VDD端，MP1的漏极与开关模块的输出端连接，MP1的栅极与MN1的源极连接，MN1的栅极与开关模块的输出端连接，MN1的漏极与接地端GDN连接；下拉正反馈电路包括MP2与MN2组成的电路，MP2的源极连接VDD端，MP2的栅极与开关模块的输出端连接，MP2的漏极与MN2的栅极连接，MN2的源极开关模块的输出端连接，MN2的漏极与接地端GND连接。
本实施例中，开关模块包括第一级NMOS管和第二级NMOS管，第一级NMOS管和第二级NMOS管为串联连接，第一级NMOS管和第二级NMOS管构成了前级NMOS开关管。
S602、正反馈电路将输入的信号进行上拉或者下拉后输出到输出缓冲器。
本实施例中，正反馈电路的工作状态存在两种状态，一种是上拉MUX输出至高电平，一种是下拉MUX输出至低电平。
本实施例中，当输入信号从0到VDD翻转时，所述信号通过所述正反馈电路进行上拉后输出VDD；具体的，当前级NMOS开关管工作时，输入信号从0到VDD翻转时，MUX输出端只能被充电到VDD-2VTH，但是通过MN1和MP1的正反馈作用，使得输出端输出高电平时不会有阈值损失，会快速输出VDD；当输入信号从VDD到0翻转时，所述信号通过所述正反馈电路进行下拉后输出GND，具体的，当输入信号从VDD到0翻转时，输出端只能被放电到2VTH，但是通过MP2和MN2的正反馈作用，使得输出端输出低电平时不会有阈值增加，会快速输出一个GND。
输出的VDD或者GND会经过输出缓冲器输出到其他MUX的输入，不会造成阈值电压的损失，且经过正反馈电路的上拉或者下拉，减少了互连线电路的延时。
本实施例中，通过控制电路控制开关模块的打开或者关闭，即通过控制电路控制前级NMOS开关管的工作或者关闭状态，具体参见图6所示，包括如下步骤：
S701、判断控制电路与所述开关模块连接处的电压值是否为高电平；若为是，执行S602，若为否，执行S603；
S702、控制电路控制开关模块导通并进行信号传输；
S703、开关模块处于关闭状态。
控制电路的电源域与互联线其他地方的电源域不同，控制电路的电源电压值略高于其他地方的电源电压，由于电源域不同，q端的高电位也与MUX的电源电压不同。对于前级NMOS开关管来说，栅极电压更高，NMOS管导通得更快，这样通过增大前级NMOS开关管的栅极电压值来加快开关NMOS管的导通，从而减小延时。
本实施例中，当MUX不工作时，MUX的输出端会被上拉正反馈电路的正反馈环路快速上拉至高电平，或者被下拉正反馈电路的正反馈环路快速下拉到低电平，这样可以减小后级电路的静态功耗。
本实施例提供的FPGA互连线延时缩短方法，通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器，并通过处于其他电源域的控制电路来控制前级NMOS开关管，通过增大前级NMOS开关管的栅极电压值来加快开关NMOS管的导通，降低延时，加快整个电路的速度，从而优化了可编程互联模块的性能。
实施例三：
本实施例提出FPGA互连线电路具有普适性，不针对哪一款FPGA器件，无需特殊的单元结构，只要在互连线电路上设计正反馈电路即可。具体的互连线电路参加上述实施例，此处不再进行赘述。
本发明针对现有互联线电路延时过大的问题，在FPGA互连线电路上设置正反馈电路，通过正反馈电路输入端接收到由开关模块输出的信号，将信号进行上拉或者下拉后输出到输出缓冲器；可以实现加快信号输出的翻转速度，进而达到减少互联线延时的目的，减少了可编程互联模块占用的延时，在一定程度上优化了可编程互联模块的性能，提高了全芯片的速度。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FPGA互连线电路，其特征在于，包括开关模块、正反馈电路以及输出缓冲器；
所述正反馈电路的输入端与所述开关模块的输出端连接，所述正反馈电路的输出端与所述输出缓冲器的输入端连接。
2.如权利要求1所述的FPGA互连线电路，其特征在于，所述正反馈电路包括上拉正反馈电路和下拉正反馈电路。
3.如权利要求2所述的FPGA互连线电路，其特征在于，所述上拉正反馈电路包括第一PMOS管和第一NMOS管，所述下拉正反馈电路包括第二PMOS管和第二NMOS管；
所述第一PMOS管的源极连接VDD端，所述第一PMOS管的漏极与所述开关模块的输出端连接，所述第一PMOS管的栅极与所述第一NMOS管的源极连接，所述第一NMOS管的栅极与所述开关模块的输出端连接，所述第一NMOS管的漏极与接地端GND连接；
所述第二PMOS管的源极连接VDD端，所述第二PMOS管的栅极与所述开关模块的输出端连接，所述第二PMOS管的漏极与所述第二NMOS管的栅极连接，所述第二NMOS管的源极所述开关模块的输出端连接，所述第二NMOS管的漏极与接地端GND连接。
4.如权利要求1所述的FPGA互连线电路，其特征在于，所述FPGA互连线电路还包括控制电路，所述控制电路与所述开关模块连接，并控制所述开关模块的打开或者关闭。
5.如权利要求4所述的FPGA互连线电路，其特征在于，所述开关模块包括第一级NMOS管和第二级NMOS管，所述第一级NMOS管和所述第二级NMOS管进行串联连接，所述开关模块分别与所述第一级NMOS管的栅极和所述第二级NMOS管的栅极进行连接。
6.如权利要求5所述的FPGA互连线电路，其特征在于，所述控制电路包括两个NMOS管和反相器模块，所述反相器模块设置于两个NMOS管之间并分别与两个NMOS管进行连接；
所述两个NMOS管的栅极与ADDR端连接，所述反相器模块一端与所述第一级NMOS管的栅极和所述第二级NMOS管的栅极进行连接。
7.一种FPGA互连线延时缩短方法，其特征在于，包括：
正反馈电路输入端接收到由开关模块输出的信号；
所述正反馈电路将所述信号进行上拉或者下拉后输出到输出缓冲器。
8.如权利要求7所述的FPGA互连线延时缩短方法，其特征在于，所述正反馈电路将所述信号进行正反馈作用后输出到输出缓冲器包括：
当输入信号从0到VDD翻转时，所述信号通过所述正反馈电路进行上拉后输出VDD；
当输入信号从VDD到0翻转时，所述信号通过所述正反馈电路进行下拉后输出GND。
9.如权利要求7所述的FPGA互连线延时缩短方法，其特征在于，所述FPGA互连线延时缩短方法还包括：
当所述开关模块处于关闭状态时，所述正反馈电路上拉至高电位或者下拉低电位。
10.如权利要求7所述的FPGA互连线延时缩短方法，其特征在于，所述正反馈电路输入端接收到由开关模块输出的信号之前还包括：
判断控制电路与所述开关模块连接处的电压值是否为高电平；
当为是时，控制电路控制所述开关模块导通并进行信号传输。
CN201911033728.3A 2019-10-28 2019-10-28 Fpga互连线电路及fpga互连线延时降低方法 Pending CN112731823A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911033728.3A CN112731823A (zh) 2019-10-28 2019-10-28 Fpga互连线电路及fpga互连线延时降低方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911033728.3A CN112731823A (zh) 2019-10-28 2019-10-28 Fpga互连线电路及fpga互连线延时降低方法

Publications (1)

Publication Number Publication Date
CN112731823A true CN112731823A (zh) 2021-04-30

Family

ID=75589390

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911033728.3A Pending CN112731823A (zh) 2019-10-28 2019-10-28 Fpga互连线电路及fpga互连线延时降低方法

Country Status (1)

Country Link
CN (1) CN112731823A (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093577A1 (en) * 2003-11-04 2005-05-05 Liem Nguyen Multiplexer circuits
CN101510776A (zh) * 2009-03-11 2009-08-19 成都华微电子***有限公司 Fpga布线可编程开关结构
US7679399B2 (en) * 2002-10-21 2010-03-16 Tier Logic, Inc. Programmable interconnect structures
CN102340315A (zh) * 2011-08-22 2012-02-01 复旦大学 一种支持时分交换的fpga互连结构
CN102445636A (zh) * 2011-09-02 2012-05-09 中国电子科技集团公司第五十八研究所 一种fpga六长线及其斜向互连开关的测试方法
CN102495821A (zh) * 2011-11-16 2012-06-13 深圳市国微电子股份有限公司 一种fpga可编程互连线的延时分析方法
CN203377863U (zh) * 2013-06-21 2014-01-01 京微雅格（北京）科技有限公司 一种面积优化的fpga互连结构
CN103699046A (zh) * 2013-11-14 2014-04-02 南京航空航天大学 岛型fpga的通用布线开关盒
CN103780249A (zh) * 2013-12-30 2014-05-07 深圳市国微电子有限公司 一种基于可编程单元配置的可编程互连线网络
US9559699B1 (en) * 2016-01-22 2017-01-31 Altera Corporation CMOS global interconnect using multi-voltage(or current)-levels
CN106712751A (zh) * 2016-11-25 2017-05-24 深圳市紫光同创电子有限公司 互联装置、现场可编程门阵列器件及其信号传输控制方法
CN108153549A (zh) * 2017-12-13 2018-06-12 京微齐力(北京)科技有限公司 一种分布式多功能层结构的fpga芯片
CN109240832A (zh) * 2018-09-25 2019-01-18 中国电子科技集团公司电子科学研究院 一种硬件重构***及方法
CN110347620A (zh) * 2019-05-29 2019-10-18 深圳市紫光同创电子有限公司 一种fpga电路和***

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679399B2 (en) * 2002-10-21 2010-03-16 Tier Logic, Inc. Programmable interconnect structures
US20050093577A1 (en) * 2003-11-04 2005-05-05 Liem Nguyen Multiplexer circuits
CN101510776A (zh) * 2009-03-11 2009-08-19 成都华微电子***有限公司 Fpga布线可编程开关结构
CN102340315A (zh) * 2011-08-22 2012-02-01 复旦大学 一种支持时分交换的fpga互连结构
CN102445636A (zh) * 2011-09-02 2012-05-09 中国电子科技集团公司第五十八研究所 一种fpga六长线及其斜向互连开关的测试方法
CN102495821A (zh) * 2011-11-16 2012-06-13 深圳市国微电子股份有限公司 一种fpga可编程互连线的延时分析方法
CN203377863U (zh) * 2013-06-21 2014-01-01 京微雅格（北京）科技有限公司 一种面积优化的fpga互连结构
CN103699046A (zh) * 2013-11-14 2014-04-02 南京航空航天大学 岛型fpga的通用布线开关盒
CN103780249A (zh) * 2013-12-30 2014-05-07 深圳市国微电子有限公司 一种基于可编程单元配置的可编程互连线网络
US9559699B1 (en) * 2016-01-22 2017-01-31 Altera Corporation CMOS global interconnect using multi-voltage(or current)-levels
CN106712751A (zh) * 2016-11-25 2017-05-24 深圳市紫光同创电子有限公司 互联装置、现场可编程门阵列器件及其信号传输控制方法
CN108153549A (zh) * 2017-12-13 2018-06-12 京微齐力(北京)科技有限公司 一种分布式多功能层结构的fpga芯片
CN109240832A (zh) * 2018-09-25 2019-01-18 中国电子科技集团公司电子科学研究院 一种硬件重构***及方法
CN110347620A (zh) * 2019-05-29 2019-10-18 深圳市紫光同创电子有限公司 一种fpga电路和***

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
WU FANG: "Design and implementation of a delay-optimized universal programmable routing circuit for FPGAs*", 《JOURNAL OF SEMICONDUCTORS》 *
瞿安连: "《电子电路--分析与设计》", 30 April 2010, 华中科技大学出版社 *

Similar Documents

Publication Publication Date Title
US8610462B1 (en) Input-output circuit and method of improving input-output signals
US5920210A (en) Inverter-controlled digital interface circuit with dual switching points for increased speed
CN110932715B (zh) 位准移位电路及操作位准移位器的方法
US7843234B2 (en) Break-before-make predriver and level-shifter
US6819156B1 (en) High-speed differential flip-flop
EP1083659A1 (en) Level shifter
US5495195A (en) Output buffer for a high density programmable logic device
WO1998006177A9 (en) Combined logic gate and latch
WO1998006177A1 (en) Combined logic gate and latch
US6437602B1 (en) Fully dynamic logic network circuits
US8035425B2 (en) Active echo on-die repeater circuit
US20140021999A1 (en) Level shifting circuitry
TWI822013B (zh) 包括位準移位器的半導體裝置以及減輕輸入訊號與輸出訊號之間的延遲的方法
CN102187577A (zh) 对电源不敏感的电压电平转换器
US7880506B2 (en) Resolving metastability
CN112731823A (zh) Fpga互连线电路及fpga互连线延时降低方法
US20100164556A1 (en) Converting dynamic repeaters to conventional repeaters
CN113472323B (zh) 一种强锁存结构的d触发器电路
KR100925034B1 (ko) 비동기 디지털 신호레벨 변환회로
US6741106B2 (en) Programmable driver method and apparatus for high and low voltage operation
CN113098486A (zh) 低电平逻辑转高电平逻辑的高频levelshift电路与电路***
WO2006087845A1 (ja) レベルシフト回路及びこれを備えた半導体集積回路
US5495182A (en) Fast-fully restoring polarity control circuit
JPH1174764A (ja) 電圧レベル変換機能付ラッチ回路及びフリップフロップ回路
JPH07183770A (ja) プログラマブル論理装置の「積和項」出力の「和」を実現するための論理ゲート、およびプログラマブルアレイ論理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210430