CN112715005A - 具有n型上拉晶体管和低电压输出摆幅的发送器电路 - Google Patents

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CN112715005A
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哈里尚卡尔·斯里德哈兰
卡尔蒂克·泰姆贡德鲁
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Abstract

提供了一种装置，其中该装置包括：耦合在电源节点和输出节点之间的第一晶体管；串联耦合在输出节点和接地端子之间的电阻器和第二晶体管；电路，该电路用于接收数据，并且用于输出第一控制信号和第二控制信号以分别控制第一晶体管和第二晶体管，其中输出节点处的输出信号指示数据，并且其中第一晶体管是N型晶体管。

Description

具有N型上拉晶体管和低电压输出摆幅的发送器电路
优先权声明
本申请要求于2018年9月27日提交的标题为“TRANSMITTER CIRCUITRY WITH N-TYPE PULL-UP TRANSISTOR AND LOW OUTPUT VOLTAGE SWING(具有N型上拉晶体管和低电压输出摆幅的发送器电路)”的美国专利申请No.16/144,944的优先权，并且该美国专利申请通过引用整体合并于此。
背景技术
现代计算设备正变得节能。例如，当前和前几代的双倍数据速率(DDR)存储器(例如，DDR1、DDR2、DDR3、DDR4等)中的输入/输出(I/O)电源电压等于或高于约1.2伏(V)。然而，新一代DDR存储器(例如，DDR5、低功率DDR，诸如LP4x、LP5等)具有低得多的I/O电源电压，例如在0.3-0.6V的范围内。可能期望利用这样的低I/O电源电压，例如用于为新一代的存储器***设计更高效的且功率和面积优化的I/O设计。
附图说明
在附图中，通过举例而非限制的方式示出了本文所描述的材料。为了图示的简单和清楚起见，附图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其他元件被放大。此外，在认为合适的地方，参考标号在附图中被重复以指示相应或类似的元件。在附图中：
图1示意性地示出了根据一些实施例的发送器电路，其中电路的驱动器包括一个或多个上拉(PU)晶体管和一个或多个下拉(PD)晶体管，并且其中一个或多个PU晶体管中的至少一个是N型晶体管。
图2进一步详细地示出了根据一些实施例的图1的发送器电路的示例实现。
图3示意性地示出了根据一些实施例的发送器电路，其中电路的驱动器包括N型PU晶体管和P型PU晶体管。
图4示意性地示出了根据一些实施例的图3的发送器电路，其中电平移位器用于生成用于P型PU晶体管的PU驱动信号。
图5示意性地示出了根据一些实施例的图3的发送器电路，并且还示出了预驱动器电路的示例实现。
图6示出了根据一些实施例的由图1-图5的发送器电路中的任意一个生成的示例眼图。
图7示出了根据一些实施例的***，在该***中可以使用图1-图5的发送器电路中的任意一个。
图8示出了根据一些实施例的描绘了用于操作图3-图5中的任意一个的发送器电路的方法的流程图。
图9示出了根据一些实施例的计算机***、计算设备或SoC(片上***)，其中计算设备包括图1-图8的发送器电路中的一个或多个，其中发送器电路在上拉路径中包括至少一个N型发送器。
具体实施方式
当前和老一代存储器设备(例如，DDR1、DDR2、DDR3、DDR4等)具有较高的电源电压(例如，高于1V)来驱动发送器的驱动器电路。因此，如本文中进一步详细讨论的，P型晶体管用作驱动器电路中的上拉晶体管。
然而，新一代存储器设备(例如，LP4x、LP5等)具有显著降低的电源电压(例如，低于0.7V)来驱动发送器的驱动器电路。因此，如本文中进一步详细讨论的，N型晶体管可以用作驱动器电路中的上拉晶体管。因此，在一些实施例中，用于新一代存储器设备的发送器具有用于上拉发送器电路的输出节点的N型晶体管。
此外，为了使发送器电路通用兼容(例如，使得发送器电路能够与当前和老一代存储器设备以及新一代存储器设备一起工作)，并联耦合的P型晶体管和N型晶体管可以用在上拉驱动器电路中。当发送器电路与当前和老一代存储器设备(例如，其中驱动器电源电压大于1V)一起使用时，P型晶体管被用于上拉，而N型晶体管被禁用。另一方面，当发送器电路与新一代存储器设备(例如，其中驱动器电源电压小于0.7V)一起使用时，N型晶体管被用于上拉，而P型晶体管被禁用。因此，发送器电路可以用于当前和老一代存储器设备，以及新一代存储器设备。
此外，使用N型器件使得以下项成为可能：使预驱动器电路在相对较低的电压(例如，小于0.7V)进行操作。这消除了预驱动器电路中的许多高电压组件(例如，在超过1V进行操作的组件)。例如，传统的发送器电路具有用于上拉的一个或多个P型晶体管和用于下拉的一个或多个N型晶体管，预驱动器电路具有多个电平移位器、Vss-Hi电源(例如，其中Vss-Hi电源略高于接地电压，但小于驱动器电路的电源电压)，等等。相反，由于在本公开中讨论的发送器电路使用N型晶体管用于上拉和下拉这二者，所以发送器电路的预驱动器不需要这些组件(例如，不需要多个电平移位器、Vss-Hi电源等)。对于本公开中讨论的发送器电路，这在面积、性能和/或功率方面产生了节省(与传统的发送器电路相比)。根据各种实施例和附图，其他技术效果将是显而易见的。
参考所附附图描述了一个或多个实施例。尽管详细地描述和讨论了具体的配置和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离描述的精神和范围的情况下，其他配置和布置也是可能的。对于相关领域的技术人员将显而易见的是，本文描述的技术和/或布置可以用于除本文详细描述的***和应用之外的各种其他***和应用中。
在下面的详细描述中参考了附图，这些附图形成了详细描述的一部分并且示出了示例性实施例。此外，应当理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑改变。还应注意，方向和参考，例如，上、下、顶、底等，可以仅用于促进描述附图中的特征。因此，以下详细描述不应被视为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
在下面的描述中，阐述了许多细节。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，公知的方法和设备以框图形式示出而不是被详细地示出，以避免模糊本发明。在整个说明书中对“实施例”或“一个实施例”或“一些实施例”的参考是指结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“在一些实施例中”不一定是指本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，在与第一实施例和第二实施例这两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例相组合。
如说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外明确指出。还将理解的是，本文所用的术语“和/或”是指相关联的所列项目中的一个或多个的任意组合和所有可能组合，并且涵盖相关联的所列项目中的一个或多个的任意组合和所有可能组合。
术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。应该理解的是，这些术语并不旨在彼此同义。而是，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(其之间具有其他中间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互(例如，如处于因果关系一样)。
术语“基本上”、“接近”、“近似”、“邻近”和“大约”通常是指在目标值的+/-10％以内。例如，除非在其使用的明确上下文中另外指明，否则术语“基本上相等”、“大约相等”和“近似相等”意指在所描述的事物之间仅存在偶然的变化。在本领域中，此变化通常不大于预定目标值的+/-10％。
术语“缩放”通常是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，然后在布局区域中被缩小。术语“缩放”通常还指缩小同一技术节点内的布局和器件。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整(例如，减慢或加快-例如分别缩小或放大)信号频率。
如在整个说明书中以及在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目列表可以表示所列项目的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“在...上方”、“在...下方”等(如果有的话)用于描述性目的，而不一定用于描述永久相对位置。例如，本文所用的术语“在...上方”、“在...下方”、“前侧”、“后侧”、“顶”、“底”、“位于…上方”、“位于…下方”、和“在...上”是指一个组件、结构或材料相对于设备内的其他参考组件、结构或材料的相对位置，其中这种物理关系是值得注意的。这些术语在本文中仅用于描述性目的，并且主要在设备z轴的上下文中使用，因此可以涉及设备的定向。因此，如果设备相对于所提供的附图的上下文被上下颠倒地定向，则在本文提供的附图的上下文中的第二材料“上方”的第一材料也可以在第二材料“下方”。在材料的上下文中，置于另一种材料上方或下方的一种材料可以直接接触或可以具有一种或多种中间材料。而且，置于两种材料之间的一种材料可以直接与两层接触，或者可以具有一个或多个中间层。相比之下，在第二材料“上”的第一材料与该第二材料直接接触。在组件组装的上下文中将进行类似的区分。
术语“在...之间”可以用在设备的z轴、x轴或y轴的上下文中。在两种其他材料之间的材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料与这两种其他材料都分开。因此在两种其他材料之间的材料可以与这两种其他材料中的任一种接触，或者可以通过中间材料被耦合到这两种其他材料。在两个其他设备之间的设备可以直接连接到这些设备中的一个或两个，或者可以通过一个或多个中间设备与这两个其他设备都分开。
要指出的是，附图中与任何其他附图中的元件具有相同附图标记(或名称)的那些元件可以按与所描述的方式类似的任何方式来操作或起作用，但不限于此。
图1示意性地示出了根据一些实施例的发送器电路100(也称为电路100)，其中电路100的驱动器130包括一个或多个上拉(PU)晶体管134和一个或多个下拉(PD)晶体管138，并且其中一个或多个PU晶体管134中的至少一个是N型晶体管。
在一些实施例中，电路100包括预驱动器电路118(也称为电路118)。电路118经由时间到时钟输出(Time to Clock Out,TCO)/延迟电路110接收数据输入102。电路118还经由TCO/延迟电路112接收驱动器输入104。电路118还经由TCO/延迟电路114接收均衡器输入106。在一些实施例中，并且如将在本文中进一步详细讨论的，预驱动器电路118可以包括解码器、预驱动逻辑等，例如用于例如至少部分地基于数据102来生成上拉(PU)驱动信号122和下拉(PD)驱动信号126。例如，预驱动器电路118包括解码器、多路复用器、电平移位器等，其将数据102转换为PU驱动信号122和PD驱动信号126。
驱动器130包括一个或多个PU晶体管134和一个或多个PD晶体管138。PU晶体管134和PD晶体管138基于数据102来控制输出节点147处的输出信号142(也称为输出142)。例如，数据102的高逻辑值在输出节点147处产生相对高的电压(例如，PU晶体管134将输出节点142上拉至相对高的电压)，并且数据102的低逻辑值在输出节点147处产生相对低的电压(例如，PD晶体管138将输出节点142下拉至相对低的电压)。在一些实施例中，驱动器130由来自驱动电源节点145的驱动电压Vdrv 151驱动。在一些实施例中，输出节点147处的输出信号142中的摆幅(例如，其中该摆幅是输出节点147处的高电压与低电压之间的差)可以基于驱动电压Vdrv 151。输出142通过通信通道143被发送到接收器(在图1中未示出)。
在示例中，电路100可以在存储器控制器的发送器和/或存储器接口的发送器中使用(例如，如本文稍后关于图7所讨论的)。在示例中，在当前和前一代DDR技术期间，可以使用相对较高的电压来驱动驱动器130。作为示例，如果将存储器控制器与DDR1存储器一起使用，则驱动电压Vdrv是约2.5V。对于DDR2、DDR3和DDR4，驱动电压Vdrv分别是约1.8V、1.5V和1.2V。诸如LP4x DDR、LP5 DDR等的新一代DDR存储器可以使用较低的电压，例如0.7V至0.3V的范围中的电压(例如，至少小于1.0V)。因此，基于要使用电路100的存储器，驱动电压Vdrv可以在1.2V至2.5V的范围内(例如，如果使用DDR1、DDR2、DDR3或DDR4)，或者可以在0.3V至0.7V的范围内(例如，如果使用新一代存储器，诸如LP4x DDR、LP5 DDR、DDR5等)。
传统上(例如，对于驱动电压Vdrv的相对较高的值，诸如驱动电压Vdrv至少高达1.0V)，P型晶体管用于上拉。这是因为，对于相对低的驱动电压，N型上拉晶体管可能无法完全导通。使用N型上拉晶体管可以使得输出节点处的摆幅处于毫伏范围内，这通常对于传统的发送器是不够的。
然而，当电路100中的驱动电压Vdrv能够相对低(例如，在0.7V或甚至更低)时，N型PU晶体管可以在电路100的上拉状态期间被导通。如本文将详细讨论的，N型PU晶体管可以使得电压摆幅在数百毫伏(mV)的范围内，例如在约150mV至约300mV的范围内。这样的低电压摆幅对于现代发送器和接收器可能是足够的，现代发送器和接收器例如是用于新一代存储器(如LP4x DDR、LP5 DDR、DDR5等)的发送器和接收器。
图2进一步详细地示出了根据一些实施例的图1的发送器电路100的示例实现。具体地，进一步详细示出了驱动器130。
在一些实施例中，驱动器130包括PU晶体管234，该PU晶体管234耦合在驱动电源节点145和输出节点147之间。驱动器130还包括电阻器249和PD晶体管238，该电阻器249和PD晶体管238耦合在输出节点147和接地端子之间。
尽管在图2中示出了电阻器249，但是在示例中，电阻器249(或关于任意其他附图所讨论的任意其他电阻器)可以由任意合适的电阻器件代替，这些电阻器件例如是：在有源区域中操作的晶体管、由工艺节点提供的无源电阻器(例如，多晶硅电阻器)、薄型薄膜电阻器、在管芯的前端(例如，有源区域直到下层金属层，诸如Metal 3)制作的器件、在管芯的后端(在上层金属层，诸如M4和更高层)制作的器件、片外电阻器件、片上电阻器件、形成在封装的基板中的电阻器件等。
在一些实施例中，晶体管234是N型晶体管，例如，N型金属氧化物半导体场效应晶体管(nMOS FET、NFET或NMOS晶体管)。在一些实施例中，晶体管238是N型晶体管，例如，nMOSFET、NFET或NMOS晶体管。
当要发送数据102的低或逻辑0位时(也称为电路100的下拉状态)，PU驱动信号122关断PU晶体管234，并且PD驱动信号126导通PD晶体管238。当驱动电压Vdrv 151与输出节点147断开时(例如，当PU晶体管234关断时)，并且当输出节点147耦合至接地端子(例如，经由PD晶体管238和电阻器249)时，输出142被下拉并且具有相对低的电压(例如，为零或接近零)。
当要发送数据102的高或逻辑1位时(也称为电路100的上拉状态)，PU驱动信号122导通PU晶体管234，并且PD驱动信号126关断PD晶体管238。当驱动电压Vdrv 151耦合到输出节点147(例如，经由PU发送器234)时，并且当输出节点147与接地端子断开时(例如，当PD晶体管238关断时)，输出142被上拉并且具有相对高的电压。
在图2的示例中，驱动电压Vdrv在0.3V-0.7V的范围内。输出节点147中的摆幅(例如，输出节点147在以下二者之间的电压差：对应于数据102的逻辑1的相对高的电压，以及对应于数据102的逻辑0的相对低的电压)可以在大约150mV至大约300mV的范围内，这例如取决于驱动电压Vdrv 151。
如上所讨论的，对于驱动电压Vdrv 151的相对较高值(例如，驱动电压Vdrv至少高达1.2V)，P型晶体管用于上拉。这是因为，对于相对低的驱动电压，N型上拉晶体管可能无法完全导通。而且，使用N型上拉晶体管可以使得输出节点处的摆幅处于毫伏范围内，这对于传统的发送器通常是不够的。然而，当图2的电路100中的驱动电压Vdrv相对低(例如，在0.7V或甚至更低)时，N型PU晶体管234可以在电路100的上拉状态期间被完全导通。N型晶体管234、238可以使得输出142的电压摆幅在数百毫伏的范围内，例如在大约150mV至大约300mV的范围内。这样的低电压摆幅对于现代发送器和接收器可能是足够的，现代发送器和接收器例如是用于新一代存储器(如LP4x DDR、LP5 DDR、DDR5等)的发送器和接收器。
在示例中，N型晶体管在用作上拉晶体管时具有相对较高的非线性(例如，由于其固有性质，N型晶体管通过0比通过1更好)。然而，对于较低的输出摆幅(例如，约300mV或更小的输出摆幅，诸如新一代存储器(如LP4x、LP5等)的存储接口中的摆幅)，N型晶体管是好的选择(例如，因为P型晶体管通常不能用于这样的低输出电压摆幅)。因为操作是在300mV或更小的VDS或输出电压摆幅下进行，所以使用N型晶体管对线性的总体影响相对较小。
具有PU N型晶体管234使能驱动器130是线性的，因为输出142中的摆幅和驱动电压Vdrv 151相对低。PU N型晶体管234可能在驱动电压Vdrv 151的较高值处引起非线性，但是，对于图2的示例，由于驱动电压Vdrv 151的上限为大约0.7V，所以在驱动器130中不会出现这样的非线性。
在传统的驱动电路中，无电阻器与下拉晶体管串联耦合，相反，电阻器通常在输出节点142处，例如与通信通道(例如，通信通道143)串联耦合。然而，在电路100中，驱动器130具有与PD晶体管238串联的电阻器249。例如，由于N型晶体管234被用作PU晶体管，所以PU晶体管234与通道143之间的电阻器可以有效地降低驱动电压Vdrv 151，从而使得N型PU晶体管难以在上拉阶段期间完全被导通。因此，在上拉阶段期间(例如，当PU晶体管234将被导通并且PD晶体管238将被关断时)，期望不***与PU晶体管234串联的电阻器。因此，电路100缺少与通道143串联的电阻器。如果存在与通道串联的这类电阻器，则可能不利地影响N型PU晶体管234的导通过程，并因此不利地影响驱动器130的线性。然而，与PD晶体管238串联的电阻器249支配驱动器130的线性，从而帮助驱动器130实现线性。
图3示意性地示出了根据一些实施例的发送器电路300(也称为电路300)，其中电路300的驱动器330包括N型PU晶体管334a和P型PU晶体管334b。
电路300至少部分类似于图1和图2的电路100。例如，类似于电路100，电路300包括预驱动器电路318(也称为电路318)，该预驱动器电路318接收数据输入302(例如，经由TCO/延迟电路310)、驱动器输入304(例如，经由TCO/延迟电路312)和均衡器输入306(例如，经由TCO/延迟电路314)。
在一些实施例中，预驱动器电路318可以包括解码器、预驱动逻辑等，例如用于生成分别控制PU晶体管334a和334b的PU驱动信号322a和322b。预驱动器电路318还生成PD驱动信号326来控制N型PD晶体管338。
驱动器330包括PU晶体管334a、334b和PD晶体管338。PU晶体管334a、334b并联耦合在驱动电源节点345和输出节点347之间。晶体管334b是补偿的P型晶体管，其中晶体管334b的源极耦合到晶体管334b的栅极。电阻器349和PD晶体管338串联耦合在输出节点347和接地端子之间(例如，类似于图2)。
电路300还包括多路复用器350，用于接收高驱动电压VdrvH 355和低驱动电压VdrvL 356。高驱动电压VdrvH 355可以高于低驱动电压VdrvL 356。模式选择信号301控制多路复用器350。多路复用器350基于模式选择信号301，将高驱动电压VdrvH 355或低驱动电压VdrvL 356中的一个作为驱动电压Vdrv 351输出为驱动电源节点345处的输出。
仅作为示例，虽然图1和图2的电路100可以用于低压操作(例如，其中驱动电压Vdrv 151可以具有0.7V或更低的值)，但是电路300可以适用于低压和高压操作这二者。
例如，当电路300要与具有相对较高的额定电压的存储器(例如DDR1、DDR2、DDR3、DDR4等)一起使用时，多路复用器350可以输出高驱动电压VdrvH 355，电路300的该操作模式也称为电路300的高电压模式。对于电路300的高电压模式，高驱动电压VdrvH 355可以在大约1.2V至大约2.5V的范围内，例如可以高于至少1.0V。
另外，当电路300要与具有相对较低的额定电压的存储器(例如，LP4x DDR、LP5DDR、DDR5等)一起使用时，多路复用器350可以输出低驱动电压VdrvL 356，电路300的该操作模式也称为电路300的低电压模式。对于电路300的低电压模式，低驱动电压VdrvL 356可以在大约0.3V至大约0.7V的范围内，或者至少小于1V。因此，可以基于与电路300一起使用的存储器来设置模式选择信号301。
针对关于图1和图2讨论的原因，当电路300在低电压模式中(例如，节点345处的驱动电压Vdrv 351是电压VdrvL 356)操作时，N型PU晶体管334a可以足以上拉输出节点347，例如，用于在输出节点347处产生足够的摆幅(例如，如关于图1-图2所讨论的，在大约150mV-300mV的范围内的摆幅)。因此，当电路300在低电压模式中操作时，P型PU晶体管334b总是被关断，并且N型PU晶体管334a被选择性地导通(例如，当输出节点347要被上拉到相对高的电压时)和关断(例如，当输出节点347要被下拉到相对低的电压时)。因此，当电路300在低电压模式中操作时，N型PU晶体管334a和N型PD晶体管338用于控制输出节点347。
预驱动器电路318还接收模式选择信号301。在一些实施例中，当电路300在低电压模式中操作时，预驱动器电路318生成PU驱动信号322a、322b，使得P型PU晶体管334b在输出节点247的上拉和下拉期间被关断，并且N型PU晶体管334a被导通或被关断以分别上拉或下拉输出节点247。
另一方面，在一些实施例中，当电路300在高电压模式中操作时，预驱动器电路318生成PU驱动信号322a、322b，使得N型PU晶体管334a在输出节点347的上拉和下拉期间被关断，并且P型PU晶体管334b被导通或被关断以分别上拉或下拉输出节点347。
图4示意性地示出了根据一些实施例的图3的发送器电路300，其中电平移位器411用于生成用于P型PU晶体管334b的PU驱动信号322b。例如，如上所讨论的，在电路300的低电压模式期间使用N型PU晶体管334a，并且在电路300的高电压模式期间使用P型PU晶体管334b。例如，与PU驱动信号322b的电压电平相比，PU驱动信号322a(以及预驱动器电路318的一个或多个其他组件)可以在相对低的电压进行操作。因此，在一些实施例中，例如当电路300在高电压模式中操作时，电平移位器411用于在相对高的电压生成PU驱动信号322b。电平移位器411用于将PU驱动信号322b的电压电平从相对低的电压(例如，预驱动器电路318在该电压进行操作)改变为相对高的电压(例如，PU晶体管334b的栅极在该电压进行操作)。
图5示意性地示出了根据一些实施例的图3的发送器电路300，并且还示出了预驱动器电路318的示例实现。在一些实施例中，预驱动器电路318接收PU-PFET代码572和/或PU-NFET代码574。例如，例如当电路300在高电压模式进行操作时，PU-PFET代码572用于生成PU驱动信号322b。例如当电路300在低电压模式进行操作时，PU-NFET代码574用于生成PU驱动信号322a。因此，本质上，PU-PFET代码572用于控制P型PU晶体管334b，并且PU-NFET代码574用于控制N型PU晶体管334a。PU-PFET代码572和/或PU-NFET代码574是基于数据102生成的。例如，数据102的高逻辑值意指输出节点347要被驱动电压Vdrv 351上拉，并且PU晶体管334a、334b中的一个要被导通(例如，取决于电路300的操作模式)。另一方面，数据102的低逻辑值意指输出节点347要被下拉，并且PU晶体管334a、334b要被关断。PU-PFET代码572和/或PU-NFET代码574是例如基于数据102来相应地生成的。
如关于图3所讨论的，模式选择信号301指示电路300是在高电压模式中进行操作还是在低压模式中进行操作。图5中的预驱动器电路318接收模式信号501，该模式信号501还指示电路300是在高电压模式中进行操作还是在低压模式中操作。例如，模式选择信号301和模式信号501可以是相同的信号，可以从信号源导出，是相关的，等等。
如关于图4所讨论的，PU驱动信号322b可以处于比例如预驱动器电路318的一个或多个组件更高的电压电平。因此，在图5中，电平移位器411接收PU-PFET代码572并生成PU驱动信号322b。PU驱动信号322b可以具有比PU-PFET代码572更高的电压电平。
在一些实施例中，模式信号501控制电平移位器411。例如，如果模式信号501指示低电压模式，则电平移位器411可以生成PU驱动信号322b，使得P型PU晶体管334b在上拉阶段和下拉阶段期间关断。例如，如果模式信号501指示高电压模式，则电平移位器411可以基于PU-PFET代码572生成PU驱动信号322b。
在一些实施例中，预驱动器电路318的多路复用器570接收PU-NFET代码574和电压Vss，其中电压Vss可以是接地电压(例如，基本上为零)。多路复用器570输出PU驱动信号322a，并且由模式信号501控制。例如，如果模式信号501指示高电压模式，则多路复用器570可以输出电压Vss，使得N型PU晶体管334a在上拉阶段和下拉阶段期间关断。例如，如果模式信号501指示低电压模式，则多路复用器可以输出PU-NFET代码574，使得N型PU晶体管334a基于PU-NFET代码574(例如，其基于数据102)被导通和被关断。
在一些实施例中，预驱动器电路318接收PD代码582。在电路300的操作期间，预驱动器电路318输出PD代码582作为PD驱动信号326。PD代码582是从数据102导出的，并且用于操作PD晶体管338。例如，PD代码582用于例如基于输出节点347要被下拉还是被上拉，相应地导通或关断PD晶体管338。
参考图1-图5，在电路100、300中使用N型晶体管使得以下项成为可能：使预驱动器电路在相对较低的电压(例如，小于0.7V)进行操作。这消除了预驱动器电路中的许多高电压组件(例如，在超过1V进行操作的组件)。例如，传统的发送器电路具有用于上拉的一个或多个P型晶体管和用于下拉的一个或多个N型晶体管，预驱动器电路具有多个电平移位器、Vss-Hi电源(例如，其中Vss-Hi电源略高于接地电压，但小于驱动器电路的电源电压)，等等。相比之下，由于发送器电路100、300使用N型晶体管用于上拉和下拉这二者，所以发送器电路100、300的预驱动器118、318不需要这些组件(例如，不需要多个电平移位器、Vss-Hi电源等)。对于发送器电路100、300，这在面积、性能和/或功率方面产生了节省(与传统的发送器电路相比)。
图6示出了根据一些实施例的由图1-图2的电路100或图3-图5的电路300生成的示例眼图(eye diagram)600(例如，当电路300在低电压模式中操作时)。眼图600可以由电路100或300的输出生成，例如在接收器(例如，其耦合到通信通道143或343)处。
仅作为示例，眼图600中的箭头A表示约100mV。眼图600中的电压的总摆幅可以是在约150mV-300mV的范围内。如本文前面所讨论的，这可以对应于电路100、300的在大约0.3V-0.7V的范围内的驱动电压Vdrv。箭头B和C与眼睛宽度(eye width)相关联。在示例中，箭头B表示大约72.9皮秒(ps)，并且箭头C表示大约37.5ps。即使对于电路100、300的驱动电压Vdrv的这类低值(例如，在约0.3V-0.7V的范围内)，眼图600也提供了明显的眼睛张开(eye opening)，从而提供了对电路100、300的输出的准确检测。
图7示出了根据一些实施例的***700，在该***700中可以使用图1-图5的发送器电路100、300。***700包括与存储器接口740通信的存储器控制器705(例如，其中存储器接口740耦合到存储器，该存储器未在图7中示出)。处理器702可以通信地耦合到存储器控制器705。在示例中，存储器控制器705可以与处理器702组合，因此，存储器控制器705和处理器702被示出在虚线框703内。
存储器控制器705包括发送器模块717，该发送器模块717包括：锁相环(PLL)和时钟分配电路712；发送器(TX)时钟电路714，该发送器(TX)时钟电路714包括延迟锁环(DLL)和相位积分器(PI)TX；以及发送器电路710。
存储器控制器705还包括匹配接收器719，该匹配接收器719包括匹配滤波器720、Rx时钟恢复电路718和RX接收器电路716。Rx时钟恢复电路718通过数据输出选通DQS 764从接收到的数据流中提取时钟信号，并且包括压控延迟线(VCDL)和相位积分器(PI)。匹配滤波器720进行操作，使得数据输出DQ 762上的延迟至少与数据输出选通DQS 764的最小延迟匹配。接收器RX 716从匹配滤波器720的数据流输出中提取数据。
存储器接口740包括RX接收器742。存储器接口740还包括发送器电路744和748，其分别将数据输出DQ 762和数据输出选通DQS 764发送到存储器控制器705。
在一些实施例中，可以使用图1-图5的发送器电路100、300中的任意一个来实现发送器710、744、748中的任意一个或多个。在示例中，如果使用电路300，取决于耦合到存储器接口740的存储器的类型，电路300的高电压模式或低电压模式可以用于***700的发送器，如关于图3-图5所讨论的。
图8示出了根据一些实施例的描绘了用于操作图3-图5中的任意一个的发送器电路300的方法800的流程图。尽管以特定顺序示出了参考图8的流程图中的框，但是可以修改动作的顺序。因此，可以按不同的顺序执行所示出的实施例，并且可以并行地执行一些动作/框。图8中列出的一些框和/或操作可以根据某些实施例是可选的。给出的框的编号是为了清楚，而不旨在规定各种框必须按其发生的操作顺序。
在804处，检测发送器电路300的模式。例如，模式选择信号301和/或模式信号501指示电路300的模式。如关于图3-图5所讨论的，电路300的模式可以是高电压模式或低压模式之一。
在808处，响应于检测到高电压模式，激活P型晶体管(例如，P型PU晶体管334b)用于上拉，并且激活N型晶体管(例如，N型PD晶体管338)用于下拉。也如关于图3图-5所讨论的，对于高电压模式，驱动电源节点345接收高驱动电压VdrvH 355，并且多路复用器570输出Vss以使PU晶体管334a关断。
另外，另一方面，在808处，响应于检测到低电压模式，激活N型晶体管(例如，N型PU晶体管334a)用于上拉，并且激活另一N型晶体管(例如，N型PD晶体管338)用于下拉。也如关于图3-图5所讨论的，对于低电压模式，驱动电源节点345接收低驱动电压VdrvL 356，并且多路复用器570输出PU-NFET代码574，例如，以使PU晶体管334a基于数据102被导通和/或被关断。在低压操作模式期间，P型PU晶体管334b被关断。
在812处，根据接收到的数据102，操作上拉晶体管(例如，基于模式，该上拉晶体管为PU晶体管334a或334b中的任一个)和下拉晶体管(例如，PD晶体管338)来上拉和/或下拉输出节点347，例如，如关于图3-图5所讨论的。
图9示出了根据一些实施例的计算机***、计算设备或SoC(片上***)2100，其中计算设备包括图1-图8的发送器电路100或300中的一者或二者，其中发送器电路100、300在上拉路径中包括至少一个N型发送器。要指出的是，图9中的与任何其他附图的元件具有相同的附图标记(或名称)的那些元件可以按类似于所描述的方式的任何方式来操作或起作用，但不限于此。
在一些实施例中，计算设备2100表示合适的计算设备，诸如计算平板、移动电话或智能电话、膝上型计算机、台式计算机、IOT设备、服务器、机顶盒、支持无线的电子阅读器等。将理解，总体上示出了某些组件，但并未在计算设备2100中示出这类设备的所有组件。
在一些实施例中，计算设备2100包括第一处理器2110。本公开的各个实施例还可以在2170内包括网络接口(诸如无线接口)，使得***实施例可以被合并到无线设备(例如蜂窝电话或个人数字助理)中。
在一个实施例中，处理器2110可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器2110执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作***的执行。处理操作包括与人类用户或与其他设备的I/O有关的操作、与电源管理有关的操作、和/或与将计算设备2100连接到另一设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备2100包括音频子***2120，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。针对这类功能的设备可以被集成到计算设备2100中，或连接到计算设备2100。在一个实施例中，用户通过提供由处理器2110接收和处理的音频命令来与计算设备2100交互。
显示子***2130表示为用户提供视觉和/或触觉显示以与计算设备2100交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子***2130包括显示接口2132，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口2132包括与处理器2110分离的逻辑，以执行与显示有关的至少一些处理。在一个实施例中，显示子***2130包括向用户既提供输出也提供输入的触摸屏(或触摸板)设备。
I/O控制器2140表示与同用户的交互有关的硬件设备和软件组件。I/O控制器2140可操作来管理作为音频子***2120和/或显示子***2130的一部分的硬件。另外，I/O控制器2140示出了用于连接到计算设备2100的附加设备的连接点，用户可以通过附加设备与***交互。例如，可以附连到计算设备2100的设备可以包括麦克风设备、扬声器或立体声***、视频***或其他显示设备、键盘或小键盘设备、或其他I/O设备，用于与诸如读卡器或其他设备之类的特定应用一起使用。
如上所述，I/O控制器2140可以与音频子***2120和/或显示子***2130交互。例如，通过麦克风或其他音频设备的输入可以为计算设备2100的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除显示输出之外，可以提供音频输出。在另一示例中，如果显示子***2130包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器2140管理。在计算设备2100上还可以存在其他按钮或开关，以提供由I/O控制器2140管理的I/O功能。
在一个实施例中，I/O控制器2140管理诸如加速度计、相机、光传感器或其他环境传感器之类的设备，或者可以被包括在计算设备2100中的其他硬件。输入可以是直接用户交互的一部分，也可以向***提供环境输入以影响其操作(诸如，过滤噪声、调整显示器以进行亮度检测、为相机应用闪光灯或其他功能)。
在一个实施例中，计算设备2100包括电源管理2150，该电源管理2150管理电池电力使用、电池的充电以及与省电操作有关的特征。存储器子***2160包括用于在计算设备2100中存储信息的存储器设备。存储器可以包括非易失性(如果到存储器设备的电力被中断，状态不会更改)和/或易失性(如果到存储器设备的电力被中断，状态是不确定的)存储器设备。存储器子***2160可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备2100的应用和功能的执行有关的***数据(无论是长期的还是临时的)。在一个实施例中，计算设备2100包括时钟生成子***2152来生成时钟信号。
实施例的元件还被提供作为用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他过程的指令)的机器可读介质(例如，存储器2160)。机器可读介质(例如，存储器2160)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或其他类型的适合存储电子或计算机可执行指令的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)通过数据信号从远程计算机(例如，服务器)传输到做出请求的计算机(例如，客户端)。
连接2170包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)，以使得计算设备2100能够与外部设备通信。计算设备2100可以是单独的设备，诸如其他计算设备、无线接入点或基站，以及***设备，诸如耳机、打印机或其他设备。
连接2170可以包括多种不同类型的连接。概括地说，计算设备2100被示为具有蜂窝连接2172和无线连接2174。蜂窝连接2172通常是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信***)或变体或派生、CDMA(码分多址)或变体或派生、TDM(时分复用)或变体或派生、或其他蜂窝服务标准提供。无线连接(或无线接口)2174是指非蜂窝式的无线连接，并且可以包括个人区域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)和/或广域网(诸如WiMax)或其他无线通信。
***连接2180包括硬件接口和连接器，以及软件组件(例如，驱动器、协议栈)，以用于进行***连接。将理解的是，计算设备2100既可以是到其他计算设备的***设备(“到”2182)，也可以具有连接到其的***设备(“从”2184)。计算设备2100通常具有“对接”连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上传、改变、同步)计算设备2100上的内容之类的目的。另外，对接连接器可以允许计算设备2100连接到某些***设备，这些***设备允许计算设备2100控制内容输出到例如视听***或其他***。
除了专有对接连接器或其他专有连接硬件之外，计算设备2100还可以经由常见的或基于标准的连接器进行***连接2180。常见的类型可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任何一个)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其他类型。
在一些实施例中，计算设备2100包括图1-图8的发送器电路100和/或发送器电路300。仅作为示例，发送器电路100和/或300可以在存储器子***2160中，例如，向存储器发送数据或从存储器发送数据(例如，如关于图7所讨论的)。在另一示例中，发送器电路100和/或300可以在计算设备2100的任意合适组件中。如本文中关于图1-图8所讨论的，发送器电路100和/或300包括用于上拉输出节点的至少一个N型晶体管。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的参考是指结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定被包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同的实施例。如果说明书陈述组件、特征、结构或特性“可以”、“可”或“可能”被包括，则不需要包括该特定组件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元素，则并不意味着仅存在一个元素。如果说明书或权利要求书提及“其他”元素，则不排除存在一个以上其他元素。
此外，特定特征、结构、功能或特性可以按任何合适的方式被组合在一个或多个实施例中。例如，在与第一实施例和第二实施例这两个实施例相关联的特定特征、结构、功能或特性不互斥的任何地方，第一实施例可以与第二实施例相组合。
尽管已经结合本公开的具体实施例描述了本公开，但是根据前述描述，这类实施例的许多替代、修改和变化对于本领域普通技术人员将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有这类替代、修改和变化。
另外，为了图示和讨论的简洁，并且为了不模糊本公开，在所呈现的附图中可以示出或可以不示出到集成电路(IC)芯片和其他组件的众所周知的电力/接地连接。此外，可以以框图形式示出布置，以避免模糊本公开，并且还考虑到以下事实：关于此类框图布置的实现的细节高度依赖于要在其内实现本公开的平台(即，这类细节应该完全在本领域技术人员的能力范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，对于本领域技术人员应显而易见的是，可以在没有这些具体细节的情况下或利用这些具体细节的变体来实践本公开。因此，该描述应被认为是说明性的而不是限制性的。
以下示例涉及进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。本文所述的装置的所有可选特征也可以相对于方法或过程来实现。
示例1.一种装置，包括：第一晶体管，所述第一晶体管耦合在第一电源节点和输出节点之间；电阻器件和第二晶体管，所述电阻器件和所述第二晶体管串联耦合在所述输出节点和第二电源节点之间；以及预驱动器电路，所述预驱动器电路用于接收数据，并且用于输出第一控制信号和第二控制信号以分别控制所述第一晶体管和所述第二晶体管，其中，所述第一晶体管是N型晶体管。
示例2.根据示例1或任意其他示例所述的装置，还包括：第三晶体管，所述第三晶体管耦合在所述第一电源节点和所述输出节点之间，其中所述第三晶体管是P型晶体管，并且其中所述电路用于输出第三控制信号以控制所述第三晶体管。
示例3.根据示例2或任意其他示例所述的装置，其中：所述电路用于：响应于所述第一电源节点处的电压小于阈值电压，经由所述第三控制信号关断所述第三晶体管。
示例4.根据示例2或任意其他示例所述的装置，还包括：多路复用器，所述多路复用器用于接收第一电源和第二电源，并且将所述第一电源或所述第二电源中的一个输出到所述第一电源节点。
示例5.根据示例4或任意其他示例所述的装置，其中：所述多路复用器用于：在第一操作模式中，将第一电压电平的所述第一电源输出到所述第一电源节点；所述第一电压电平低于所述第二电源的第二电压电平；并且所述电路用于：在所述第一操作模式中，经由所述第三控制信号关断所述第三晶体管。
示例6.根据示例5或任意其他示例所述的装置，其中：所述电路用于：在所述第一操作模式中，控制所述第一晶体管和所述第二晶体管的导通状态和关断状态，以基于所述数据选择性地上拉或下拉所述输出节点。
示例7.根据示例5或任意其他示例所述的装置，其中：所述多路复用器用于：在第二操作模式中，将所述第二电压电平的所述第二电源输出到所述第一电源节点；并且所述电路用于：在所述第二操作模式下，经由所述第一控制信号关断操作的所述第一晶体管。
示例8.根据示例7或任意其他示例所述的装置，其中：所述电路用于：在所述第二操作模式中，控制所述第二晶体管和所述第三晶体管的导通状态和关断状态，以基于所述数据选择性地上拉或下拉所述输出节点。
示例9.根据示例5或任意其他示例所述的装置，其中：所述第一电压电平等于或小于0.7伏(V)；并且所述第二电压电平高于1.0V。
示例10.根据示例1或任意其他示例所述的装置，其中：所述装置是发送器电路，所述发送器电路被包括在以下项之一中：用于将数据发送到存储器接口的存储器控制器，或者耦合到存储器的所述存储器接口。
示例11.根据示例1或任意其他示例所述的装置，其中：所述第一电源节点的电压高于第二电源节点的电压；并且所述输出节点处的输出信号指示所述数据。
示例12.一种***，包括：存储器，所述存储器用于存储指令；处理器，所述处理器用于执行所述指令；无线接口，所述无线接口用于促进所述处理器与另一***通信；以及发送电路，所述发送电路用于通过通道向所述存储器发送数据或从所述存储器发送数据，所述发送电路包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管用于上拉所述通道的电压，其中所述第一晶体管与所述第二晶体管并联耦合，其中所述第一晶体管或所述第二晶体管中的至少一个是N型晶体管；以及第三晶体管，所述第三晶体管用于下拉所述通道的电压，其中所述第三晶体管是N型晶体管。
示例13.根据示例12或任意其他示例所述的***，其中，所述发送电路还包括：电阻器件，所述电阻器件与所述第三晶体管串联耦合。
示例14.根据示例12或任意其他示例所述的***，其中，所述第一晶体管或所述第二晶体管中的最多一个在给定时间被导通。
示例15.根据示例12或任意其他示例所述的***，其中：所述第一晶体管包括所述N型晶体管；并且所述第二晶体管包括P型晶体管。
示例16.根据示例15或任意其他示例所述的***，其中，所述第一晶体管和所述第二晶体管耦合在电源节点和所述通道之间，并且其中，所述发送电路包括：多路复用器，所述多路复用器用于接收第一电源和第二电源，并且将所述第一电源或所述第二电源中的一个输出到所述电源节点。
示例17.一种发送器电路，包括：第一上拉(PU)晶体管和第二上拉(PU)晶体管，所述第一PU晶体管和所述第二PU晶体管并联耦合在电源节点和输出节点之间，其中所述第一PU晶体管包括P型晶体管，并且其中所述第二PU晶体管包括N型晶体管；下拉(PD)晶体管，所述PD晶体管耦合在所述输出节点和接地端子之间；以及多路复用器，所述多路复用器用于向所述电源节点选择性地输出以下项之一：第一电压或第二电压。
示例18.根据示例17或任意其他示例所述的发送器电路，还包括：电阻器，所述电阻器与所述PD晶体管串联耦合，使得所述电阻器和所述PD晶体管耦合在所述输出节点和所述接地端子之间。
示例19.根据示例17或任意其他示例所述的发送器电路，其中，所述第一PU晶体管的源极耦合到所述第一PU晶体管的栅极。
示例20.根据示例17或任意其他示例所述的发送器电路，其中：所述第一电压高于所述第二电压；并且响应于所述第一电压通过所述多路复用器被输出到所述电源节点：所述第一PU晶体管将基于要通过所述输出节点发送的数据，选择性地被导通或被关断，以及所述第二PU晶体管将被关断。
示例21.根据示例17或任意其他示例所述的发送器电路，其中：所述第一电压高于所述第二电压；并且响应于所述第二电压通过所述多路复用器被输出到所述电源节点：所述第二PU晶体管将基于要通过所述输出节点发送的数据，选择性地被导通或被关断，以及所述第一PU晶体管将被关断。
提供了摘要，该摘要将允许读者确定本技术公开的性质和要旨。摘要是伴随以下理解而提交的：该摘要将不用于限制权利要求的范围或含义。因此，所附权利要求书被并入详细描述中，其中每个权利要求本身作为单独的实施例。

Claims (25)

1.一种装置，包括：
第一晶体管，所述第一晶体管耦合在第一电源节点和输出节点之间；
电阻器件和第二晶体管，所述电阻器件和所述第二晶体管串联耦合在所述输出节点和第二电源节点之间；以及
预驱动器电路，所述预驱动器电路用于接收数据，并且用于输出第一控制信号和第二控制信号以分别控制所述第一晶体管和所述第二晶体管，
其中，所述第一晶体管是N型晶体管。
2.根据权利要求1所述的装置，还包括：
第三晶体管，所述第三晶体管耦合在所述第一电源节点和所述输出节点之间，
其中所述第三晶体管是P型晶体管，并且
其中所述电路用于输出第三控制信号以控制所述第三晶体管。
3.根据权利要求2所述的装置，其中：
所述电路用于：响应于所述第一电源节点处的电压小于阈值电压，经由所述第三控制信号关断所述第三晶体管。
4.根据权利要求2所述的装置，还包括：
多路复用器，所述多路复用器用于接收第一电源和第二电源，并且将所述第一电源或所述第二电源中的一个输出到所述第一电源节点。
5.根据权利要求4所述的装置，其中：
所述多路复用器用于：在第一操作模式中，将第一电压电平的所述第一电源输出到所述第一电源节点；
所述第一电压电平低于所述第二电源的第二电压电平；并且
所述电路用于：在所述第一操作模式中，经由所述第三控制信号关断所述第三晶体管。
6.根据权利要求5所述的装置，其中：
所述电路用于：在所述第一操作模式中，控制所述第一晶体管和所述第二晶体管的导通状态和关断状态，以基于所述数据选择性地上拉或下拉所述输出节点。
7.根据权利要求5所述的装置，其中：
所述多路复用器用于：在第二操作模式中，将所述第二电压电平的所述第二电源输出到所述第一电源节点；并且
所述电路用于：在所述第二操作模式中，经由所述第一控制信号关断操作的所述第一晶体管。
8.根据权利要求7所述的装置，其中：
所述电路用于：在所述第二操作模式中，控制所述第二晶体管和所述第三晶体管的导通状态和关断状态，以基于所述数据选择性地上拉或下拉所述输出节点。
9.根据权利要求5所述的装置，其中：
所述第一电压电平等于或小于0.7伏(V)；并且
所述第二电压电平高于1.0V。
10.根据权利要求1所述的装置，其中：
所述装置是发送器电路，所述发送器电路被包括在以下项之一中：用于将数据发送到存储器接口的存储器控制器，或者耦合到存储器的所述存储器接口。
11.根据权利要求1至10中任一项所述的装置，其中：
所述第一电源节点的电压高于所述第二电源节点的电压；并且
所述输出节点处的输出信号指示所述数据。
12.一种***，包括：
存储器，所述存储器用于存储指令；
处理器，所述处理器用于执行所述指令；
无线接口，所述无线接口用于促进所述处理器与另一***通信；以及
发送电路，所述发送电路用于通过通道向所述存储器发送数据或从所述存储器发送数据，所述发送电路包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管用于上拉所述通道的电压，其中所述第一晶体管与所述第二晶体管并联耦合，并且其中所述第一晶体管或所述第二晶体管中的至少一个是N型晶体管；以及
第三晶体管，所述第三晶体管用于下拉所述通道的电压，其中所述第三晶体管是N型晶体管。
13.根据权利要求12所述的***，其中，所述发送电路还包括：
电阻器件，所述电阻器件与所述第三晶体管串联耦合。
14.根据权利要求12所述的***，其中，所述第一晶体管或所述第二晶体管中的最多一个在给定时间被导通。
15.根据权利要求12至14中任一项所述的***，其中：
所述第一晶体管包括所述N型晶体管；并且
所述第二晶体管包括P型晶体管。
16.根据权利要求15所述的***，其中，所述第一晶体管和所述第二晶体管耦合在电源节点和所述通道之间，并且其中，所述发送电路包括：
多路复用器，所述多路复用器用于接收第一电源和第二电源，并且将所述第一电源或所述第二电源中的一个输出到所述电源节点。
17.一种发送器电路，包括：
第一上拉(PU)晶体管和第二上拉(PU)晶体管，所述第一PU晶体管和所述第二PU晶体管并联耦合在电源节点和输出节点之间，其中所述第一PU晶体管包括P型晶体管，并且其中所述第二PU晶体管包括N型晶体管；
下拉(PD)晶体管，所述PD晶体管耦合在所述输出节点和接地端子之间；以及
多路复用器，所述多路复用器用于向所述电源节点选择性地输出以下项之一：第一电压或第二电压。
18.根据权利要求17所述的发送器电路，还包括：
电阻器，所述电阻器与所述PD晶体管串联耦合，使得所述电阻器和所述PD晶体管耦合在所述输出节点和所述接地端子之间。
19.根据权利要求17所述的发送器电路，其中，所述第一PU晶体管的源极耦合到所述第一PU晶体管的栅极。
20.根据权利要求17所述的发送器电路，其中：
所述第一电压高于所述第二电压；并且
响应于所述第一电压通过所述多路复用器被输出到所述电源节点：
所述第一PU晶体管将基于要通过所述输出节点发送的数据，选择性地被导通或被关断；以及
所述第二PU晶体管将被关断。
21.根据权利要求17至20中任一项所述的发送器电路，其中：
所述第一电压高于所述第二电压；并且
响应于所述第二电压通过所述多路复用器被输出到所述电源节点：
所述第二PU晶体管将基于要通过所述输出节点发送的数据，选择性地被导通或被关断；以及
所述第一PU晶体管将被关断。
22.一种方法，包括：
在电源节点和输出节点之间并联耦合第一上拉(PU)晶体管和第二上拉(PU)晶体管，其中所述第一PU晶体管包括P型晶体管，并且其中所述第二PU晶体管包括N型晶体管；
在所述输出节点和接地端子之间耦合下拉(PD)晶体管；以及
向所述电源节点选择性地输出以下项之一：第一电压或第二电压。
23.根据权利要求22所述的方法，包括：
将电阻器与所述PD晶体管串联耦合，使得所述电阻器和所述PD晶体管耦合在所述输出节点和所述接地端子之间，其中所述第一PU晶体管的源极耦合到所述第一PU晶体管的栅极。
24.根据权利要求22所述的方法，包括：
响应于所述第一电压通过多路复用器被输出到所述电源节点：
基于要通过所述输出节点发送的数据，选择性地导通或关断所述第一PU晶体管；以及
关断所述第二PU晶体管，其中，所述第一电压高于所述第二电压。
25.根据权利要求22所述的方法，包括：
响应于所述第二电压通过多路复用器被输出到所述电源节点：
基于要通过所述输出节点发送的数据，选择性地导通或关断所述第二PU晶体管；以及
关断所述第一PU晶体管。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404094B2 (en) * 2018-09-27 2022-08-02 Intel Corporation Transmitter circuitry with N-type pull-up transistor and low output voltage swing
KR102577748B1 (ko) * 2018-11-29 2023-09-14 에스케이하이닉스 주식회사 전원 제어 회로 및 이를 이용하는 반도체 장치
US10727833B1 (en) * 2019-01-18 2020-07-28 Qualcomm Incorporated High-voltage and low-voltage data paths of a hybrid output driver
CN112799986B (zh) * 2019-11-13 2024-03-26 瑞昱半导体股份有限公司 通用序列总线切换电路与相关的电子装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066977A (en) * 1998-05-21 2000-05-23 Lattice Semiconductor Corporation Programmable output voltage levels
EP1029248B1 (en) * 1998-06-09 2004-09-15 Koninklijke Philips Electronics N.V. Current measuring device and telephone terminal using such a current measuring device
US6420913B1 (en) * 1999-09-20 2002-07-16 Sun Microsystems, Inc. Dynamic termination logic driver with improved impedance control
JP2003133938A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 出力回路
US8873311B2 (en) 2012-02-14 2014-10-28 Micron Technology, Inc. Supply independent delayer
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse
TWI503821B (zh) 2012-07-09 2015-10-11 Faraday Tech Corp 靜態隨機存取記憶裝置及其位元線電壓控制電路
US9152257B2 (en) 2012-12-28 2015-10-06 Intel Corporation Low swing voltage mode driver
US9608624B2 (en) * 2014-03-06 2017-03-28 Mediatek Inc. Apparatus for performing signal driving with aid of metal oxide semiconductor field effect transistor
US9525421B2 (en) * 2015-02-18 2016-12-20 Microsemi SoC Corporation High speed low voltage hybrid output driver for FPGA I/O circuits
KR20170006984A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 데이터 입력 회로 및 이를 포함하는 반도체 메모리 장치
US9825627B2 (en) * 2015-08-07 2017-11-21 Mediatek Inc. Apparatus for performing signal driving in an electronic device with aid of different types of decoupling capacitors for pre-driver and post-driver
US9917589B2 (en) * 2016-02-02 2018-03-13 Samsung Electronics Co., Ltd. Transmitter circuit and receiver circuit for operating under low voltage
KR102594124B1 (ko) 2016-02-02 2023-10-27 삼성전자주식회사 저전압 동작을 위한 송신 회로 및 수신 회로
US9762237B1 (en) 2016-06-24 2017-09-12 Qualcomm Incorporated Constant impedance transmitter with variable output voltage limits
IT201600098496A1 (it) * 2016-09-30 2018-03-30 St Microelectronics Srl Decodificatore di indirizzo per una matrice di memoria non volatile utilizzante transistori mos di selezione
US9997214B1 (en) * 2017-06-29 2018-06-12 Cadence Design Systems, Inc. LevelShifter-less output buffer with hybrid driver for high speed and low supply memory applications
US11404094B2 (en) * 2018-09-27 2022-08-02 Intel Corporation Transmitter circuitry with N-type pull-up transistor and low output voltage swing

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