CN112711925A - 虚拟化emif总线dsp软件设计方法 - Google Patents

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Abstract

本发明公开的一种虚拟化EMIF总线DSP软件设计方法，旨在提供一种接口移植简单，***集成效率高，高数据传输速率的虚拟化EMIF总线的软件设计方法。发明通过下述技术方案予以实现：PS单元作为主设备对PL单元中的寄存器进行读写访问；PL单元作为从设备被动接收PS单元写入数据；PS单元通过虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，发送至FPGA软件，通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以软件虚拟化的方式，对FPGA软件中的任意寄存器、任意长度字段的RAM进行读写访问。

Description

虚拟化EMIF总线DSP软件设计方法
技术领域
本发明涉及一种航天测控通信相关领域，通过虚拟化的方式实现DSP软件EMIF总线的方法。
背景技术
在传统航天测控通信领域中，***平台多采用DSP+FPGA的架构设计。FPGA芯片由于***IO接口丰富以及强大的并行处理能力，可以把***设备集成起来，对***设备的数据进行预先处理之后，再将处理结果通过EMIF总线上报给DSP处理器。外部存储器接口EMIF是连接外部存储器与DSP芯片内其他单元的接口。DSP可通过EMIF接口的控制对外部存储器和外设进行访问。它具有很强的接口能力，数据宽度为32位有4个寻址空间数据读写访问速度很高。DSP处理器主要起到一个主控单元的作用，用于***流程控制，同时兼顾一些较复杂的算法处理。EMIF接口的连接具有如下特征，所有EMIF存储器接口都工作在ECLKOUTEMIF工作时钟输出时钟下。一般由ECLKINT或者SYSCLK3时钟产生。现有技术采用基于EMIF接口和双口RAM方法中FPGA先向双口RAM写入数据后，DSP再通过EMIF将双口RAM中的数据读取，在进行大数据量通信时遇到如下问题，1)传输数据量越大，数据传输延时越长，影响实时性；2)一次传输的数据量越大，所需要的双口RAM容量越大，耗费硬件资源；3)在不增加片外存储的情况下，无法实现FPGA并行处理产生的大数据量，超过FPGA的RAM资源且连续数据流的高速数据通信。当TMS320C6722型DSP芯片上电后，必须首先从外部芯片下载程序。DSP可以通过SPI总线启动、通过I2C总线启动和通过EMIF接口启动。EMIF接口除了实现通常的数据交换，还兼任带动DSP启动的功能。当整个电路***上电后，此时TMS320C6722型DSP芯片的RESET引脚要通过下拉电阻拉低，这样才能够使DSP处于复位态。而FPGA芯片EP2C8F256I8上电后从FPGA配置芯片EPCS4中下载程序启动。当FPGA启动成功后，将DSP芯片的SPI0 SOMI引脚与SPI0 CLK引脚拉低，将SPI0 SIMO引脚拉高，然后再将RESET引脚拉高。这样配置是为了使DSP退出复位态时能根据上述3个引脚的电平获知DSP芯片将通过EMIF接口启动。此后，DSP芯片将从EMIF接口读取1KB数据，并将这1KB数据存放于DSP的RAM中，再执行这1KB的程序。这一过程，被称为DSP的第一次启动过程。1KB的程序是由汇编语言编写并通过CCStudio软件编译成机器语言，存放在FPGA中，这一步主要是通过mif文件编译进FPGA的程序来完成的。该1KB程序的功能是再次调用EMIF接口，操作FPGA，使得FPGA通过IP核从FLASH芯片中将其余的程序拷入DSP的RAM中并执行这些新拷入的程序。这是DSP的第二次启动。第一次启动是硬件启动，是TMS320C6722型DSP已经设定好的启动方式，第二次启动是软件启动，所执行的启动程序由用户编写。
随着ZYNQ芯片技术的发展，基于ZYNQ+FPGA已逐渐成为新一代测控***硬件平台主流架构。ZYNQ芯片由PS单元(双核ARM处理器)+PL单元(可编程逻辑)组成，ZYNQ芯片将处理器的软件可编程能力与FPGA的硬件可编程能力相结合，通过软硬件可编程性、低功耗和低成本等优势，可提高测控***快速集成能力，简化***硬件平台设计，提升通信速率，降低***成本及功耗。
硬件架构的改变，必然会带来软件接口的不一致性。传统设计中DSP+FPGA架构中使用的EMIF总线，接口相对简单，稳定可靠。唯一的不足之处就是速率相对较低，一般情况下，异步EMIF总线速率在100Mbit/s～200Mbit/s之间，难以满足新一代测控***对高数据速率及实时处理的要求。DSP处理器中的C语言算法及控制程序移植到PS单元相对简单，而EMIF总线相关的FPGA软件接口部分，移植起来难度比较大。
发明内容
本发明的目的是针对现有技术存在的不足之处，旨在提供一种接口移植简单，硬件设计复杂度低，数据传输速率高，能够在不增加软件复杂度的情况下，采用软件虚拟化的方式，在新一代测控***ZYNQ+FPGA平台中，实现传统DSP+FPGA平台中DSP软件EMIF总线的方法，同时提高数据传输速率，降低***功耗。
本发明的上述目的可以通过以下措施来达到，一种虚拟化EMIF总线DSP软件设计方法，其特征在于：采用内含PS单元+PL单元的ZYNQ芯片作为测控***主控单元，ZYNQ芯片通过高速串行Aurora总线互连FPGA芯片；PS单元作为主设备，通过Bram_Ctrl总线对PL单元中的寄存器进行读写访问；PL单元作为从设备，被动接收PS单元写入数据或者把数据准备好等待PS单元读取；PS单元通过Bram_Ctrl总线虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，经PL单元的Aurora发送接口发送至FPGA软件的Aurora总线接收接口，按照事先约定的地址空间映射关系转换为对应寄存器进行输出；PS单元通过Bram_Ctrl总线虚拟化EMIF读操作FPGA软件，将需要读取的寄存器通过FPGA软件Aurora发送接口发送至PL单元的Aurora接收接口；PL单元接收到的数据经译码单元处理后写入到PS单元的Bram空间中；PS单元在通过Bram_Ctrl总线发送读取操作后，执行读取Bram空间的操作，对Aurora总线的数据线进行编码方式实现访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以虚拟化EMIF总线对FPGA软件中的任意寄存器、任意长度字段的RAM或者FIFO进行读写访问。
本发明相比现有技术方法的有益效果是：
接口移植简单。本发明采用内含PS单元+PL单元的ZYNQ芯片作为测控***主控单元，ZYNQ芯片通过高速串行Aurora总线互连FPGA芯片。PS单元作为主设备，通过Bram_Ctrl总线对PL单元中的寄存器进行读写访问；PL单元作为从设备，被动接收PS单元写入数据或者把数据准备好等待PS单元读取。PS单元通过Bram_Ctrl总线虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，经PL单元的Aurora发送接口发送至FPGA软件的Aurora总线接收接口，按照事先约定的地址空间映射关系转换为对应寄存器进行输出。降低EMIF接口移植的难度，提高了测控***集成效率，通过简单的软件接口适配程序，保留了原来EMIF总线读写数据的方式，避免了因为更换平台带来接口程序的全面调整，使得设计人员只要花费较少的时间就可以把程序移植到新的平台中，接口移植变得更为简单。
硬件设计复杂度低。通过ZYNQ芯片PS单元与PL单元内部Bram_Ctrl总线，以及ZYNQ芯片与FPGA芯片之间的Aurora总线虚拟化实现DSP软件EMIF总线，仅使用1个lane的Aurora总线只需要6跟互连线。相比于原有EMIF总线所需要的地址数据使能线加起来可达到40根之多，极大地减少了ZYNQ芯片与FPGA芯片之间的互连线数量，降低了硬件设计的复杂度。
数据传输速率高。本发明通过在ZYNQ芯片PS单元与PL单元之间使用Bram_Ctrl总线进行数据交互，在ZYNQ芯片的PL单元与FPGA芯片之间采用高速串行Aurora总线进行互连。通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并。使得PS单元以软件虚拟化的方式，按照EMIF总线的使用方法，对FPGA软件中的任意寄存器、任意长度字段的RAM或者FIFO进行读写访问，运行速度快、存储配置方便，提高了数据传输速率。通过使用Aurora总线替换EMIF总线，使得数据传输速率从200Mbit/s可提高到10Gbit/s(Aurora总线使用1个lane情况下)。
可降低***功耗。本发明采用PS单元读取FPGA软件寄存器的对应地址空间，通过FPGA软件Aurora发送接口发送至PL单元的Aurora接收接口，PL单元接收到的数据经译码单元处理后写入到PS单元的Bram空间中；FPGA软件通过Aurora发送接口发送至PL单元的Aurora接收接口；PS单元在通过Bram_Ctrl总线发送读取操作后，执行读取Bram空间的操作，对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，获取FPGA软件相应地址空间对应的寄存器数值。ZYNQ芯片替代DSP处理器，采用软件虚拟化的方式，在新一代测控***ZYNQ+FPGA平台中，实现传统DSP+FPGA平台中DSP软件EMIF总线，同时提高了数据传输速率，降低了***功耗。由于ZYNQ芯片本身的功耗相比DSP处理器的功耗低很多，更适用于低功耗的应用场景。
附图说明
下面结合附图和具体实施方式对本方法进一步说明。
图1是本发明虚拟化EMIF总线DSP软件设计的ZYNQ+FPGA架构原理示意图；
图2是图1ZYNQ+FPGA架构设计实现DSP软件EMIF总线的原理图。
具体实施方式
参阅图1。根据本发明，采用内含PS单元+PL单元的ZYNQ芯片作为测控***主控单元，ZYNQ芯片通过高速串行Aurora总线互连FPGA芯片，PS作为主设备，通过Bram_Ctrl总线对PL单元中的寄存器进行读写访问，PL单元作为从设备，被动接收PS单元写入数据或者把数据准备好等待PS单元读取，PS单元通过Bram_Ctrl总线虚拟化EMIF写操作FPGA软件，写入的数据经PL单元发送FIFO缓存处理后，经PL单元的Aurora发送接口发送至FPGA软件的Aurora总线接收接口，按照事先约定的地址空间映射关系转换为对应寄存器进行输出。PS单元通过Bram_Ctrl总线虚拟化EMIF读操作FPGA软件，PS单元需要读取的寄存器通过FPGA软件Aurora发送接口发送至PL单元的Aurora接收接口，PL单元接收到的数据经译码单元处理后写入到PS单元的Bram空间中。PS单元在通过Bram_Ctrl总线发送读取操作后，执行读取Bram空间的操作。对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，使得PS单元以虚拟化EMIF总线对FPGA软件中的任意寄存器、任意长度字段的RAM或者FIFO进行读写访问。
参阅图2。FPGA芯片内置互联的虚拟EMIF读单元、虚拟EMIF写单元，以及Aurora模块。其中，虚拟EMIF读单元包含了接收处理模块及与Aurora模块进行通信的接收FIFO模块；虚拟EMIF读单元包含了发送处理模块及与Aurora模块进行通信的发送FIFO模块。PL单元包括连接Aurora模块的数据处理模块和连接数据处理模块的发送FIFO模块；PS单元包括：通过Bram_Ctrl1总线与发送FIFO模块进行通信的Bram_Ctrl1模块、Bram_Bram2模块及与Aurora模块进行通信的Bram3模块。由于Bram_Ctrl总线具有下述两个特点：特点1，Bram_Ctrl总线具有方向性，只能PS作为主设备单向读写访问PL单元。特点2，Bram_Ctrl的读操作需要在一个时钟周期内向PS单元返回读取结果。因此，在对于PL单元读写操作及PL单元以外的FPGA软件进行写操作，可以直接进行。而对于FPGA软件的读操作无法直接进行，需要在PL单元数据处理模块内进行编码处理后，通过写操作的方式传递到FPGA软件。在FPGA软件接收处理模块中解析后，将待读取数据写入FPGA软件发送处理单元，经FPGA软件Aurora模块发送至PL单元Aurora模块，PL单元获取Aurora模块返回的数据，写入到Bram3模块中。由于Aurora总线工作速率远远高于PS单元的读数据的速率，因此可以在PS单元通过Bram_Ctrl1执行读取FPGA软件寄存器操作后，就可以执行读取Bram_Ctrl2模块上外挂的Bram3模块中对应的寄存器地址空间，获取所需要读取的寄存器数值。
接收处理模块通过接收Aurora模块接收的数据写入接收FIFO，转换到FPGA软件虚拟EMIF时钟域下，在接收FIFO非空时，读取接收FIFO中的数据。数据的bit63位为0表示PS读取FPGA软件，转入虚拟EMIF读单元的发送处理模块进行处理。发送处理模块根据bit50～bit32之间的19bit地址映射关系，在对应寄存器输入Reg1_i、Reg2_i、……、RegM_i中进行选择，并写入到发送FIFO模块中，转换到Aurora模块时钟域下，在发送FIFO非空时，读取发送FIFO模块中的数据，通过Aurora模块发送接口发送至PL单元的Aurora模块接收接口。
PL单元的Aurora接收模块将接收到的数据bit31～bit0之间的32bit作为数据，写入到Bram3模块中bit50～bit32之间的19bit对应的地址空间。在FPGA软件虚拟化EMIF写单元接收FIFO非空时，读取接收FIFO中的数据，数据的bit63位为1表示PS写FPGA软件寄存器，转入虚拟EMIF写单元接收处理模块进行处理。接收处理模块根据bit50～bit32之间的19bit地址映射关系，把来自接收FIFO的数据，写入到对应寄存器输出Reg1_o、Reg2_o、……、RegM_o。通过上述方式，可以实现PS单元对FPGA软件中的寄存器进行读写操作。
PS单元通过Bram_Ctrl1写入的数据，经发送FIFO缓存，转换到Aurora模块时钟域下，在发送FIFO非空时，读取发送FIFO中的数据通过PL单元Aurora模块的发送接口发送至FPGA软件Aurora模块的接收接口。通常，EMIF总线数据总线位宽16bit(或者8bit)，地址总线位宽19bit(或者21bit)。在PS单元中Bram_Ctrl1数据总线位宽32bit，地址总线位宽选用19bit(可根据实际使用情况进行扩展)，可以满足实现EMIF总线的需要。Aurora模块数据总线位宽64bit(1个lane)，可以把bit31～bit0之间的32bit用于传输Bram_Ctrl1的数据总线；bit50～bit32之间的19bit用于传输Bram_Ctrl1的地址总线；bit63用于标识读写，bit63为0表示PS读FPGA操作，bit63为1表示写FPGA操作；bit62～bit51之间的12个bit作为保留位。由于PS读写访问在虚拟化为DSP软件EMIF总线过程中，地址空间始终没有发生改变，保证了数据与地址之间的映射关系。
PL单元Aurora模块总线的bit62～bit51之间的12个bit目前作为保留位使用，要实现EMIF总线RAM或者FIFO读写访问，可以使用bit62作为RAM或者FIFO读写访问的标识使用，原先使用的bit63作为寄存器读写访问，bit61～bit51之间的11bit作为读写RAM或者FIFO的长度字段进行使用，可以实现读写RAM或者FIFO长度在1个32bit～2048个32bit数据。若要进行更大长度的读写RAM或者FIFO操作，可以对原先定义的地址字段bit50～bit32进行重新定义，或者一次读写操作发送端使用2个64bit的数据进行编码处理。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和原则下，所作的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

Claims (10)

1.一种虚拟化EMIF总线DSP软件设计方法，其特征在于：采用内含PS单元+PL单元的ZYNQ芯片作为测控***主控单元，ZYNQ芯片通过高速串行Aurora总线互连FPGA芯片；PS单元作为主设备，通过Bram_Ctrl总线对PL单元中的寄存器进行读写访问；PL单元作为从设备，被动接收PS单元写入数据或者把数据准备好等待PS单元读取；PS单元通过Bram_Ctrl总线虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，经PL单元的Aurora发送接口发送至FPGA软件的Aurora总线接收接口，按照事先约定的地址空间映射关系转换为对应寄存器进行输出；PS单元通过Bram_Ctrl总线虚拟化EMIF读操作FPGA软件，将需要读取的寄存器通过FPGA软件Aurora发送接口发送至PL单元的Aurora接收接口；PL单元接收到的数据经译码单元处理后写入到PS单元的Bram空间中；PS单元在通过Bram_Ctrl总线发送读取操作后，执行读取Bram空间的操作，对Aurora总线的数据线进行编码方式实现访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以虚拟化EMIF总线对FPGA软件中的任意寄存器、任意长度字段的RAM或者FIFO进行读写访问。
2.如权利要求1所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：FPGA芯片内置互联的虚拟EMIF读单元、虚拟EMIF写单元，以及Aurora模块，其中，虚拟EMIF读单元包含了接收处理模块及与Aurora模块进行通信的接收FIFO模块；虚拟EMIF读单元包含了发送处理模块及与Aurora模块进行通信的发送FIFO模块。
3.如权利要求1所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：PL单元包括连接Aurora模块的数据处理模块和连接数据处理模块的发送FIFO模块；PS单元包括：通过Bram_Ctrl1总线与发送FIFO模块进行通信的Bram_Ctrl1模块、Bram_Bram2模块及与Aurora模块进行通信的Bram3模块。
4.如权利要求1所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：PS单元作为主设备单向读写访问PL单元，在一个时钟周期内向PS单元返回读取结果；在对于PL单元读写操作及PL单元以外的FPGA软件进行写操作直接进行，而对于FPGA软件的读操作无法直接进行时，在PL单元数据处理模块内进行编码处理后，通过写操作的方式传递到FPGA软件。
5.如权利要求4所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：在FPGA软件接收处理模块中解析后，PS单元将待读取数据写入FPGA软件发送处理单元，经FPGA软件Aurora模块发送至PL单元Aurora模块，PL单元获取Aurora模块返回的数据，写入到Bram3模块中。
6.如权利要求5所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：PS单元通过Bram_Ctrl1执行读取FPGA软件寄存器操作后，读取Bram_Ctrl2模块上外挂的Bram3模块中对应的寄存器地址空间，获取所需要读取的寄存器数值。
7.如权利要求2所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：接收处理模块通过接收Aurora模块接收的数据写入接收FIFO，转换到FPGA软件虚拟EMIF时钟域下，在接收FIFO非空时，读取接收FIFO中的数据，数据的bit63位为0表示PS读取FPGA软件，转入虚拟EMIF读单元的发送处理模块进行处理。
8.如权利要求2所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：发送处理模块根据bit50～bit32之间的19bit地址映射关系，在对应寄存器输入Reg1_i、Reg2_i、……、RegM_i中进行选择，并写入到发送FIFO模块中，转换到Aurora模块时钟域下，在发送FIFO非空时，读取发送FIFO模块中的数据，通过Aurora模块发送接口发送至PL单元的Aurora模块接收接口。
9.如权利要求1所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：PL单元的Aurora接收模块将接收到的数据bit31～bit0之间的32bit作为数据，写入到Bram3模块中bit50～bit32之间的19bit对应的地址空间；在FPGA软件虚拟化EMIF写单元接收FIFO非空时，读取接收FIFO中的数据，数据的bit63位为1表示PS写FPGA软件寄存器，转入虚拟EMIF写单元接收处理模块进行处理；接收处理模块根据bit50～bit32之间的19bit地址映射关系，把来自接收FIFO的数据，写入到对应寄存器输出Reg1_o、Reg2_o、……、RegM_o，实现PS单元对FPGA软件中的寄存器进行读写操作。
10.如权利要求1所述的虚拟化EMIF总线DSP软件设计方法，其特征在于：PS单元通过Bram_Ctrl1写入的数据，经发送FIFO缓存，转换到Aurora模块时钟域下，在发送FIFO非空时，读取发送FIFO中的数据通过PL单元Aurora模块的发送接口发送至FPGA软件Aurora模块的接收接口。
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