CN112702377B - 一种数据流转换*** - Google Patents

Abstract

本发明公开了一种数据流转换***，包括：第一控制模块、第二控制模块和数据流转换模块，第二控制模块分别与第一控制模块和数据流转换模块连接；第一控制模块用于发起数据流转换请求；第二控制模块用于根据数据流转换请求生成数据流转换信令，并将数据流转换信令按照预设消息结构发送至数据流转换模块，其中，预设消息结构包括数据流分组指示字段和用于定义最大通道数的通道数指示字段；数据流转换模块用于根据数据流转换信令将缓存的数据流分组并转换为预设格式，并针对数据流转换信令生成反馈信息。上述技术方案通过将数据流分组并转换为预设格式，提高数据流的传输效率，保证数据流传输的稳定性。

Description

一种数据流转换***

技术领域

本发明实施例涉及数据通信技术领域，尤其涉及一种数据流转换***。

背景技术

视频或图像处理***在设备检验/检测、安全监控、工业视觉以及人工智能等众多的领域中得到日益广泛的应用。随着视频或图像处理***分辨率的不断提升，视频显示的终端设备上使用的通道(Lane)数增多，每个Lane上的链路速率(Link Rate，LR)也在不断提高，这对视频或图像处理***的硬件平台的实时性、协调性等的要求越来越高。

在数据处理量大增的场景下，不同Lane之间的数据流分布不均衡、格式不统一，导致数据流的传输效率低，***稳定性差。

发明内容

本发明提供了一种数据流转换***，通过将数据流分组并转换为预设格式，提高数据流的传输效率，保证数据流传输的稳定性。

本发明实施例提供了一种数据流转换***，包括：第一控制模块、第二控制模块和数据流转换模块，所述第二控制模块分别与所述第一控制模块和所述数据流转换模块连接；所述第一控制模块用于发起数据流转换请求；所述第二控制模块用于根据所述数据流转换请求生成数据流转换信令，并将所述数据流转换信令按照预设消息结构发送至所述数据流转换模块，其中，所述预设消息结构包括数据流分组指示字段和用于定义最大通道数的通道数指示字段；所述数据流转换模块用于根据所述数据流转换信令将缓存的数据流分组并转换为预设格式，并针对所述数据流转换信令生成反馈信息。

进一步的，所述第二控制模块，包括：

所述数据流转换模块，包括：

分组子模块，用于确定数据流的缓存数量，并根据所述数据流分组指示字段和所述最大通道数将缓存的数据流分组；

转换子模块，用于将缓存的数据流转换为预设位宽，变更数据有效位的位置以及提取数据有效位，得到预设格式的数据流。

进一步的，所述数据流转换模块，还包括：

输出子模块，用于将所述预设格式的数据流同步输出或者根据通道序号异步输出。

进一步的，所述输出子模块具体用于：

若缓存的数据流数量大于或等于通道数，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

进一步的，所述输出子模块具体用于：

若缓存的数据流像素数据宽度小于所述通道上的数据流像素数据宽度，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

进一步的，所述预设消息结构，还包括：主从模块定义字段和反馈字段；

所述主从模块定义字段用于定义所述数据流转换模块中的主模块和从模块；

所述反馈字段用于定义数据流转换信令交互完成后的模块状态，所述模块状态包括确认状态和非确认状态。

进一步的，所述预设消息结构，还包括：数据流缓存数量指示字段；

所述数据流缓存数量指示字段用于指示缓存的数据流的数量、缓存方式和数据流操作方式，其中，所述缓存方式包括按行缓存、按场缓存和按时钟缓存，所述数据流操作方式包括乒乓操作、串并转换操作、流水线操作和数据接口同步操作。

进一步的，所述预设消息结构，还包括：格式变换指示字段；

所述格式变换指示字段用于定义缓存的数据流的位宽、预设位宽、提取数据有效位的起始位地址和结束位地址。

进一步的，所述预设消息结构，还包括：

数据流输出方式选择字段，所述数据流输出方式选择字段用于定义输出方式，所述输出方式包括同步输出和根据通道序号异步输出。

进一步的，所述预设消息结构还包括：校验字段；

所述校验字段用于按照预设规范校验所述数据流转换信令，并在校验失败时指示数据流转换信令交互失败。

本发明实施例提供了一种数据流转换***，包括：第一控制模块、第二控制模块和数据流转换模块，所述第二控制模块分别与所述第一控制模块和所述数据流转换模块连接；所述第一控制模块用于发起数据流转换请求；所述第二控制模块用于根据所述数据流转换请求生成数据流转换信令，并将所述数据流转换信令按照预设消息结构发送至所述数据流转换模块，其中，所述预设消息结构包括数据流分组指示字段和用于定义最大通道数的通道数指示字段；所述数据流转换模块用于根据所述数据流转换信令将缓存的数据流分组并转换为预设格式，并针对所述数据流转换信令生成反馈信息。上述技术方案通过将数据流分组并转换为预设格式，提高数据流的传输效率，保证数据流传输的稳定性。

附图说明

图1为本发明实施例一提供的一种数据流转换***的结构示意图；

图2为本发明实施例二提供的一种数据流转换***的结构示意图；

图3为本发明实施例二提供的数据流转换***的信令交互的示意图；

图4为本发明实施例二提供的一种用于实现数据流转换的视频处理***的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例一提供的一种数据流转换***的结构示意图。本实施例适用于视频或图像处理***中，在出现知识产权(Intellectual Property，IP)核参数改变、视频流位宽度、显示模式、控制寄存器特征位等变更的情况下，对于不同的数据流转换的情况。

具体的，如图1所示，所述***包括：第一控制模块10、第二控制模块20和数据流转换模块30，第二控制模块20分别与第一控制模块10和数据流转换模块30相连；第一控制模块10用于发起数据流转换请求；第二控制模块20用于根据数据流转换请求生成数据流转换信令并按照预设消息结构发送至数据流转换模块30；数据流转换模块30用于根据数据流转换信令将缓存的数据流分组并转换为预设格式，并针对数据流转换信令生成第一反馈信息，其中，预设消息结构包括通道数指示字段、数据流分组指示字段。

通道数指示字段用于指示数据流转换后需要支持的Lane数，例如，N Lanes，其中，N为正整数，代表物理层所能支持的Lane数为N。在数据处理过程中根据所支持的最大Lane数进行分组，这种情况下，能够兼容小于所支持的最大Lane数的所有Lane，使硬件平台能够适应Lane数。数据流分组指示字段用于指示数据流在每个Lane上的分组情况。数据流转换模块30根据第二控制模块20的预设消息结构的数据流转换信令的指示，可以对数据流通过缓存、分组、输出格式变换、分时异步/缓存同步等输出方式完成视频图像处理***中所有Lane上的数据流重组与分配，从而针对不同的***需求，自动、有效地完成数据流在各个Lane上的分配。

进一步的，数据流转换模块30包括以下中的至少一种：外部存储模块、快速存储模块、外设模块以及视频接口物理层实现模块。其中，外部存储模块用于存储所述***中需要显示的视频或图像的原始数据流。示例性的，外部存储模块可采用Flash存储器(如NandFlash，Nand闪存)、固态驱动器(Solid State Drive，SSD)等存储介质。快速存储模块是在第二控制模块20内部需要进行大量数据处理、低往返时延(latency)的信令执行的情况下，为了进一步减小时延而用于暂时存储数据的模块，可采用快速、低时延的物理器件，例如，双倍速率同步动态随机存储器((Double Data Rate SDRAM，DDR)等。外设模块可以为通用型输入输出(General-purpose input/output，GPIO)、通用异步收发传输器(UniversalAsynchronous Receiver/Transmitter，UART)、通用串行总线(Universal Serial Bus，USB)、网口等。视频接口物理层实现模块用于驱动显示模块的物理层实现，例如，显示接口(Display Port，DP)的收发传输器(Transmitter/Receiver，TX/RX)的端口物理层(Physical Layer，PHY)，移动产业处理器接口(Mobile Industry Processor Interface，MIPI)的串行显示接口的端口物理层(Display Serial Interface Physical Layer，D-PHY)等。

进一步的，第一控制模块10为嵌入式控制模块或FPGA模块；对应的，第二控制模块20为FPGA模块或嵌入式控制模块。

具体的，嵌入式控制模块可以采用任意嵌入式芯片与***，用于数据流转换请求，还可以用于请求读/写寄存器数据、请求启用/关闭视频显示单元或模块、请求外设控制或请求修改视频显示模块的参数设置等。FPGA模块用于实现存储控制、外设控制、视频接口IP核实现等需要大量数据处理、低往返时延(latency)的操作的实施或执行。

本实施例的数据流转换***，通过第一控制模块发起数据流转换请求，通过第二控制模块生成数据流转换信令并按照预设消息结构指示给数据流转换模块，数据流转换模块根据第二控制模块的预设消息结构的数据流转换信令，可以执行缓存、分组、输出格式变换等操作，通过将数据流分组并转换为预设格式，避免不同Lane之间的数据流分布不均衡，增强不同的数据流传输的稳定性和健壮性，提高数据流的传输效率。

实施例二

本实施例在上述实施例的基础上进行优化，对第二控制模块20与数据流转换模块30的交互过程进行具体描述。本实施例适用于基于现场可编程门阵列(FieldProgrammable Gate Array，FPGA)和嵌入式***的视频图像处理***，尤其涉及带有视频电子标准协会(Video Electronics Standards Association，VESA)的数字式视频接口标准(DisplayPort，DP)、移动产业处理器接口标准(Mobile Industry ProcessorInterface，MIPI)、高清多媒体接口标准(High Definition Multimedia Interface，HDMI)的视频图像处理***。未在本实施例中详尽描述的技术细节可参见上述任意实施例。

图2为本发明实施例二提供的一种数据流转换***的结构示意图。如图2所示，数据流转换模块30，包括：分组子模块31，用于确定数据流的缓存数量，并根据所述数据流分组指示字段和所述最大通道数将缓存的数据流分组；转换子模块32，用于将缓存的数据流转换为预设位宽，变更数据有效位的位置以及提取数据有效位，得到预设格式的数据流。

可选的，数据流可以按照时钟和固定的数据分组缓存并采用多级流水线等方式输出，也可以按照行或场(列)缓存，并采用乒乓操作等方式输出。分组子模块31根据***中的Lane数和分组指示字段，将缓存的数据流按照Lane数及分组进行整理，以匹配每个Lane上的数据，转换子模块32根据视频图像处理***的要求对数据流进行输出格式变换，具体可以为将有效输入数据流数按照输出需求进行变更，例如，2个有效的输入数据流转换为4个有效的输出数据流，也就是将Dual模式转换为Quad模式等；数据位宽的转换，诸如，48bit转换为24bit等；数据有效位的变更，例如，最高有效位(Most Significant Bit，MSB)，最低有效位(Least Significant Bit，LSB)的位置变更等；实际有效数据位的提取，例如，在输入的RGB数据中，每个颜色对应的输入数据位宽为16bit时，为了对应不同的输出数据位宽度，例如，8bit/10bit/12bit/16bit等，在提取有效数据位的过程中需要指示实际选取的有效数据位的起始/结束数据位地址，例如，当输入数据位宽为16bit时，对于8bit输出数据位宽度，起始/结束数据位地址为[0:7]、[6:13]等。

进一步的，数据流转换模块30，还包括：输出子模块33，用于将预设格式的数据流同步输出或者根据通道序号异步输出。

具体的，异步输出可以为分时异步，即输入的数据流按照Lane的序号分时轮流输出，对于某个时刻没有数据流输出的Lane，采用暂时禁止输出的方式，其与存在输出数据流的Lane为异步的方式，从而使输入的数据流无需再次缓存，有效地节省了视频图像处理***，特别是控制板的内部存储资源。同步输出是指输入的数据流首先经过缓存，当缓存的数据流数量大于或者等于使用的Lane数时，数据流将在所使用的所有Lane上同时输出，从而所有的Lane上会同时完全同步的输出数据。

进一步的，输出子模块33具体用于：若缓存的数据流数量大于或等于通道数，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

进一步的，输出子模块33具体用于：若缓存的数据流像素数据宽度小于所述通道上的数据流像素数据宽度，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

具体的，在输入数据流数量大于或等于可用的Lane数的情况下，或者在输入数据流像素数据宽度小于输出的Lane上的数据流像素数据宽度的情况下，转换数据位宽的过程中采用异步输出；在输入数据流数量小于或者等于可用的Lane数量的情况下，或者输入数据流像素数据宽度大于输出的Lane上的数据流像素数据宽度的情况下，转换数据位宽的过程中采用同步输出。

进一步的，预设消息结构，还包括：主从模块定义字段和反馈字段；主从模块定义字段用于定义所述数据流转换模块中的主模块和从模块；反馈字段用于定义数据流转换信令交互完成后的模块状态，模块状态包括确认状态和非确认状态。

具体的，主从模块定义字段用于定义数据流转换模块30中的主模块和从模块。主模块与从模块是根据命令的发起方与接收方而定义的，不同的信令交互过程对应的各模块间主从关系可能不同。例如，嵌入式模块可以作为主模块发起数据流转换信令，FPGA模块作为从模块来接收信令并执行；FPGA模块也可以作为主模块，向嵌入式模块发起数据流转换信令，而嵌入式模块此时则为从模块。又如，第二控制模块20的数据流转换信令由数据流转换模块30中的主模块转发至从模块，由从模块完成数据流转换并向主模块反馈、主模块再向第二控制模块20反馈。上述示例中，数据流转换信令以及第一反馈信息按照主从结构传输，而不会跃级传输，每一组具有主从关系的模块在各自的链路中进行信令的分层转发和交互，从而将***的组织结构标准化，提高交互的可靠性和效率。反馈字段用于定义数据流转换信令交互完成后的模块状态，所述模块状态包括ACK状态和NACK状态，完成信令交互的确认操作。

进一步的，预设消息结构，还包括：数据流缓存数量指示字段；所述数据流缓存数量指示字段用于指示缓存的数据流的数量、缓存方式和数据流操作方式，其中，所述缓存方式包括按行缓存、按场缓存和按时钟缓存，所述数据流操作方式包括乒乓操作、串并转换操作、流水线操作和数据接口同步操作。

具体的，乒乓操作是指将输入数据流分配到两个数据缓冲区，通过两个数据缓冲区在各缓冲周期按节拍、相互配合地切换，对经过缓冲的数据流没有停顿地进行运算与处理，可应用于流水线式算法，实现数据流的无缝缓冲与高效处理，并节约缓冲区空间；串并转换操作是指将串行输入的数据流转换为并行数据流输出，实现简单；流水线操作是指将数据流的转换处理的各个步骤单流向串联以提高工作频率；数据接口同步操作通过一个同步使能或同步指示信号即可实现数据流的同步，提高效率。

进一步的，预设消息结构，还包括：格式变换指示字段；格式变换指示字段用于定义缓存的数据流的位宽、预设位宽、提取数据有效位的起始位地址和结束位地址。

进一步的，预设消息结构，还包括：数据流输出方式选择字段，数据流输出方式选择字段用于定义输出方式，所述输出方式包括同步输出和根据通道序号异步输出。

进一步的，预设消息结构还包括校验字段；校验字段用于按照预设规范校验所述数据流转换信令，并在校验失败时指示数据流转换信令交互失败，从而在信令传输信道质量无法保证的情况下对交互的信令及消息结构进行校验，保证所传输的信令及消息结构的质量。通过上述预设消息结构在各模块之间的交互建立了通信规范，只有在交互的信令符合预设规范的情况下，才能实现数据流转换。

进一步的，主模块用于接收第二控制模块按照预设消息结构发送的数据流转换信令，其中，数据流转换信令通过主模块转发至从模块；从模块用于根据数据流转换信令将缓存的数据流分组并转换为预设格式，针对数据流转换信令生成第一反馈信息并将第一反馈信息发送至主模块。

在上述实施例的基础上，第二控制模块20还用于在接收到数据流转换请求之前，将初始化信令发送至所述第一控制模块10和数据流转换模块30中的主模块，以使主模块将初始化信令转发至从模块，使各模块初始化；第二控制模块20还用于接收数据流转换模块30的主模块的第二反馈信息，第二反馈信息由主模块通过从模块获取，第二反馈信息用于指示从模块初始化完毕。主模块和从模块根据初始化信令中的主从模块定义字段确定。所述初始化信令按照主从关系逐层传递。所有从模块初始化完毕后会向主模块反馈第一反馈信息，直至第二控制模块20接收到第二反馈信息。

图3为本发明实施例二提供的一种数据流转换***的信令交互的示意图。如图3所示，信令交互过程具体为：

S1、FPGA模块将初始化信令发送至嵌入式控制模块。

具体的，FPGA模块根据视频或图像处理的硬件情况确定主从模块定义字段该字段能够兼容所有的模块并且能够对各模块进行唯一的标识；根据数据流转换的物理过程确定通道数指示字段、数据流分组指示字段、数据流缓存数量指示字段、格式变换指示字段、数据流输出方式选择字段、主从模块定义字段。可选的，还包括确定信令校验机制，并确定校验字段，当主/从模块在信令发送/接收时，首先根据信令校验机制确定要交互的信令是否符合要求，如果符合，则表明信令传输正确；否则，表明信令传输失败，将启动预先定义的重传或信令反馈机制。

S2、FPGA模块将初始化信令发送至数据流转换模块30中的主模块。

需要说明的是，FPGA模块即为第二控制模块20，嵌入式控制模块即为第一控制模块10，S1与S2优选为同步进行。

S3、主模块将初始化信令转发至从模块。

S4、从模块准备完毕并向主模块反馈第二反馈信息。

S5、主模块向FPGA模块反馈第二反馈信息。

具体的，第二反馈信息用于表示从模块已按照初始化信令准备完毕，在之后的通信过程中可以识别对应的主模块发送来的预设消息结构的信令。

S6、嵌入式控制模块向FPGA模块发起数据流转换请求。

S7、FPGA模块将基于数据流转换请求生成的数据流转换信令发送至主模块，

S8、主模块将数据流转换信令转发至从模块。

S9、从模块将缓存的数据流分组并转换为预设格式并向主模块反馈第一反馈信息。

S10、主模块向第二控制模块20反馈第一反馈信息。

具体的，主模块接收并确认信令反馈字段，并根据信令反馈字段的信息执行例如，重传、重置或者其他***预先设定的操作，并向第二控制模块20反馈第一反馈信息，用于表示数据流转换的实施情况。

进一步的，主模块通过第一反馈信息将数据流转换实施情况反馈到FPGA模块，FPGA模块在接收到第一反馈信息之后，可以实施***预先设定的过程，例如，重传、重试、等待等，以尽可能在本次交互过程中完成嵌入式控制模块发起的请求，以提高每次信令交互过程的实施效率。

S11、FPGA模块向嵌入式控制模块反馈数据流转换结果。

具体的，第一控制模块10每发起一次请求，第二控制模块20都会进行响应，多次尝试完成信令交互，直至成功为止。尝试过程中采取预先设置的策略，包括重传、重试、等待等。如果预先设置的策略全部失败，则向第一控制模块10反馈交互失败的信息。

上述信令交互过程中，第一控制模块10为嵌入式控制模块，第二控制模块20为FPGA模块，数据流转换模块30包括外部存储模块、快速存储模块、外设模块以及视频接口物理层实现模块，FPGA内部还包括多个模块，这些模块之间，以及与外部相关模块之间都可能存在主从关系。

示例性的，将缓存的数据流分组并转换为预设格式的过程如下：

a、第二控制模块根据***的物理平台模块情况确定主/从模块定义字段，该字段能够兼容所有的模块并且能够对各模块进行唯一的识别；

b、第二控制模块确定Lane数指示字段并初始化；

c、第二控制模块确定数据流缓存数量指示字段并初始化；

d、第二控制模块确定分组指示字段并初始化；

e、第二控制模块确定格式变换指示字段并初始化；

f、第二控制模块确定数据流输出方式选择字段并初始化；

g、第二控制模块按照预设消息结构向数据流转换模块的从模块发送数据流转换信令；

h、从模块读取Lane数指示字段并确定***支持的最大Lane数；

i、从模块读取数据流缓存数量指示字段，并为数据流分配缓存所需的资源和空间；

j、从模块读取分组指示字段，并确定***实际使用的Lane数及分组；

k、从模块读取格式变换指示字段，并确定实际的数据流输出位宽度及有效位地址索引；

l、从模块读取数据流输出方式选择字段，并根据实际使用的Lane数及分组确定数据流输出方式及策略；

m、从模块根据数据流转换信令以及从各指示字段读取的信息完成数据流的分组与转换；

n、从模块向第二控制模块反馈信令反馈字段；

o、第二控制模块接收并确认信令反馈字段，确认完成数据流转换过程。

上述过程中，第二空控制模块与数据流转换模块之间的信令交互按照主从模块的结构分级进行。

图4为本发明实施例二提供的一种用于数据流转换的视频处理***的结构示意图。如图4所示，第一控制模块10可以为嵌入式控制模块，第二控制模块20可以为FPGA模块，物理层数据流转换模块30可以包括外部存储模块、快速存储模块、外设模块、视频接口物理层实现模块等。其中，FPGA模块包括以下至少一种：总线交互模块、微控制单元(Microcontroller Unit，MCU)视频流预处理单元、视频数据流传输控制模块、时钟控制模块、嵌入式软核控制模块、总线控制器模块、视频图样处理模块、内部存储控制器模块、外设控制模块、显示时钟发生器模块、视频时序控制器模块、视频接口IP核模块。

示例性的，总线交互模块用于对所有与之相连的模块进行选择或决策等；MCU视频流预处理单元用于将从外部存储模块输入的视频数据流按照***设定的格式与参数类型进行预处理和转换，以便于后续的处理；视频数据流传输控制模块用于控制经过数据流预处理和转换之后的数据流的时序与参数；时钟控制模块负责视频或图像处理过程中全局时钟的产生与控制；嵌入式软核控制模块是FPGA模块的控制核心，用于实现FPGA模块内部所有模块的时序控制、参数配置、物理过程实现等核心功能，可采用Xilinx的软和处理器(MicroBlaze)等；总线控制器模块用于对所有与总线交互模块相连的模块的控制；视频图样处理模块负责适应视频接口IP核模块对应的视频图像数据流的模式转换与时序控制；内部存储控制器模块用于实现对快速存储模块的控制，包括数据流的写入/读取、帧控制等；外设控制模块用于控制所有的外设模块，包括外设的启用/关闭、工作模式控制等；显示时钟发生器模块用于对所有与视频接口IP核模块、视频接口物理层实现模块的时序控制；视频时序控制器模块负责从视频图样处理模块输入的数据传输到视频接口IP核模块过程中的数据转换与时序控制等的处理。

需要说明的是，第二控制模块20为FPGA模块时，其内部还可包含具有主从关系的多个模块，此时，嵌入式软核控制模块为控制中心，其他模块受其控制，都是嵌入式软核控制模块的从模块，且其他模块之间还存在进一步的主从关系。

本发明实施例二的一种数据流转换***，在上述实施例的基础上进行优化，通过定义预设的消息结构建立起完善的信令交互机制，每一组具有主从关系的模块在各自的链路中进行信令的转发和交互，明确了各模块的交互结构和规范，实现主/从模块之间有组织的、精准的信令交互，在保证硬件***与平台无缝、平滑无死机等情况下完成数据流转换，同时确保***以事件驱动的前提下具有最小的有效***时延，提高交互的可靠性和效率。数据流转换模块根据数据流转换信令的指示，在Lane数自适应及可扩展的应用场景下，对于不同的数据流通过缓存、分组、输出格式变换、分时异步/缓存同步等输出方式完成视频图像处理***中所有Lane上的数据流重组与分配，从而针对不同的***需求，自动、有效地完成数据流在各个Lane上的分配。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种数据流转换***，其特征在于，包括：第一控制模块、第二控制模块和数据流转换模块，所述第二控制模块分别与所述第一控制模块和所述数据流转换模块连接；

所述第一控制模块用于发起数据流转换请求；

所述第二控制模块用于根据所述数据流转换请求生成数据流转换信令，并将所述数据流转换信令按照预设消息结构发送至所述数据流转换模块，其中，所述预设消息结构包括数据流分组指示字段和用于定义最大通道数的通道数指示字段；

所述数据流转换模块用于根据所述数据流转换信令将缓存的数据流分组并转换为预设格式，并针对所述数据流转换信令生成反馈信息；

通道数指示字段用于指示数据流转换后需要支持的通道数，代表物理层所能支持的通道数。

2.根据权利要求1所述的***，其特征在于，所述数据流转换模块，包括：

分组子模块，用于确定数据流的缓存数量，并根据所述数据流分组指示字段和所述最大通道数将缓存的数据流分组；

转换子模块，用于将缓存的数据流转换为预设位宽，变更数据有效位的位置以及提取数据有效位，得到预设格式的数据流。

3.根据权利要求2所述的***，其特征在于，所述数据流转换模块，还包括：

输出子模块，用于将所述预设格式的数据流同步输出或者根据通道序号异步输出。

4.根据权利要求3所述的***，其特征在于，所述输出子模块具体用于：

若缓存的数据流数量大于或等于通道数，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

5.根据权利要求3所述的***，其特征在于，所述输出子模块具体用于：

若缓存的数据流像素数据宽度小于所述通道上的数据流像素数据宽度，则根据通道序号异步输出；否则，将所述预设格式的数据流同步输出。

6.根据权利要求1-5任一项所述的***，其特征在于，所述预设消息结构，还包括：主从模块定义字段和反馈字段；

所述主从模块定义字段用于定义所述数据流转换模块中的主模块和从模块；

所述反馈字段用于定义数据流转换信令交互完成后的模块状态，所述模块状态包括确认状态和非确认状态。

7.根据权利要求6所述的***，其特征在于，所述预设消息结构，还包括：数据流缓存数量指示字段；

所述数据流缓存数量指示字段用于指示缓存的数据流的数量、缓存方式和数据流操作方式，其中，所述缓存方式包括按行缓存、按场缓存和按时钟缓存，所述数据流操作方式包括乒乓操作、串并转换操作、流水线操作和数据接口同步操作。

8.根据权利要求6所述的***，其特征在于，所述预设消息结构，还包括：格式变换指示字段；

所述格式变换指示字段用于定义缓存的数据流的位宽、预设位宽、提取数据有效位的起始位地址和结束位地址。

9.根据权利要求6所述的***，其特征在于，所述预设消息结构，还包括：

数据流输出方式选择字段，所述数据流输出方式选择字段用于定义输出方式，所述输出方式包括同步输出和根据通道序号异步输出。

10.根据权利要求8所述的***，其特征在于，所述预设消息结构还包括：校验字段；

所述校验字段用于按照预设规范校验所述数据流转换信令，并在校验失败时指示数据流转换信令交互失败。

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