CN112689897A - 三维存储器件的接触焊盘及其制造方法 - Google Patents

三维存储器件的接触焊盘及其制造方法 Download PDF

Info

Publication number
CN112689897A
CN112689897A CN202080004174.9A CN202080004174A CN112689897A CN 112689897 A CN112689897 A CN 112689897A CN 202080004174 A CN202080004174 A CN 202080004174A CN 112689897 A CN112689897 A CN 112689897A
Authority
CN
China
Prior art keywords
layer
stack
memory device
dielectric
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080004174.9A
Other languages
English (en)
Other versions
CN112689897B (zh
Inventor
王永庆
胡思平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN112689897A publication Critical patent/CN112689897A/zh
Application granted granted Critical
Publication of CN112689897B publication Critical patent/CN112689897B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供了三维(3D)NAND存储器件和方法。在一个方面，一种制造方法包括：提供衬底，在衬底之上形成存储单元，沉积第一电介质层以覆盖存储单元，在衬底之上形成至少一个接触焊盘，在至少一个接触焊盘之上沉积第二电介质层，在第二电介质层之上形成第一连接焊盘，将第一连接焊盘与***结构的第二连接焊盘键合，以及将至少一个接触焊盘从衬底的背面暴露。

Description

三维存储器件的接触焊盘及其制造方法
技术领域
本申请涉及半导体技术的领域，并且具体地，涉及一种三维(3D)存储器件及其制造方法。
背景技术
与非(NAND)存储器是非易失性类型的存储器，其不需要电源就能保留存储的数据。消费电子产品、云计算和大数据的不断增长的需求带来了对更大容量和更好性能的NAND存储器的持续需求。随着常规的二维(2D)NAND存储器接近其物理极限，三维(3D)NAND存储器现在起着重要的作用。3D NAND存储器在单个管芯上使用多个堆叠层，以实现更高的密度、更高的容量、更快的性能、更低的功耗和更高的成本效益。
当制造3D NAND结构的接触焊盘时，沉积金属层并且在该过程期间往往使用等离子体处理。等离子体处理可能对互补-金属-氧化物-半导体(CMOS)电路产生等离子体诱发的损伤(PID)。例如，意外的高电场可能在等离子体处理期间产生应力并使金属-氧化物-硅(MOS)晶体管中的栅极氧化物劣化。另外，金属-绝缘体-金属(MIM)电容器的绝缘体也可能劣化或损伤。所公开的器件和方法旨在解决上述一个或多个问题以及其他问题。
发明内容
在本公开的一个方面，一种用于3D存储器件的制造方法包括：提供用于3D存储器件的衬底，在该衬底的正面的第一部分之上形成3D存储器件的存储单元，沉积第一电介质层以覆盖存储单元和衬底，在衬底的正面的第二部分之上形成至少一个接触焊盘，在至少一个接触焊盘和第一电介质层之上沉积第二电介质层，在第二电介质层之上形成连接到至少一个接触焊盘和存储单元的第一连接焊盘，将第一连接焊盘与***结构的第二连接焊盘键合，以及使至少一个接触焊盘从衬底的背面暴露。
在本公开的另一方面，一种3D存储器件包括阵列器件、***器件和开口。阵列器件和***器件面对面地键合。阵列器件包括绝缘层、一个或多个接触焊盘、以及在绝缘层的第一部分与***器件之间的存储单元。开口是穿过绝缘层的第二部分形成的，并且将设置在开口的底部的一个或多个接触焊盘从阵列器件的背面暴露。开口的底部设置在绝缘层与***器件之间的层级处。
本领域技术人员根据本公开的说明书、权利要求书和附图可以理解本公开的其他方面。
附图说明
图1和图2示出了根据本公开的各种实施例的在制造过程期间的某些阶段处的示例性三维(3D)阵列器件的截面图；
图3和图4示出了根据本公开的各种实施例的在形成沟道孔之后的图2中所示的3D阵列器件的俯视图和截面图；
图5和图6示出了根据本公开的各种实施例的在形成栅极线缝隙之后的图3和图4所示的3D阵列器件的俯视图和截面图；
图7、图8和图9示出了根据本公开的各种实施例的在制造过程中的某些阶段处的图5和图6中所示的3D阵列器件的截面图；
图10、图11、图12和图13示出了根据本公开的各种实施例的在制造过程中的某些阶段处的图9中所示的3D阵列器件的截面图；
图14示出了根据本公开的各种实施例的示例性***器件的截面图；
图15示出了根据本公开的各种实施例的在图13所示的3D阵列器件与图14所示的***器件键合之后的示例性3D存储器件的截面图；
图16和图17示出了根据本公开的各种实施例的在某些阶段处的图15中所示的3D存储器件的截面图；
图18示出了根据本公开的各种实施例的3D存储器件的制造的示意性流程图；
图19和图20示出了根据本公开的各种实施例的在制造过程期间的某些阶段处的示例性3D阵列器件的截面图；
图21、图22和图23示出了根据本公开的各种实施例的在制造过程中的某些阶段处的图20中所示的3D阵列器件的截面图；
图24示出了根据本公开的各种实施例的示例性***器件的截面图；
图25示出了根据本公开的各种实施例的在图23所示的3D阵列器件与图24所示的***器件键合之后的示例性3D存储器件的截面图；以及
图26示出了根据本公开的各种实施例的在某些阶段处的图25中所示的3D存储器件的截面图。
具体实施方式
下面参考附图对本公开的实施例中的技术方案进行描述。在所有附图中，将尽可能使用相同的附图标记表示相同或相似的部件。显然，所描述的实施例仅仅是本公开的一些实施例，而非全部实施例。各种实施例中的特征可以被交换和/或组合。本领域技术人员基于本公开的实施例在没有做出创造性劳动的情况下所获得的其他实施例都应落在本公开的范围内。
图1-图13示意性地示出了根据本公开的实施例的示例性3D阵列器件100的制造过程。3D阵列器件100是存储器件的一部分，并且也可以被称为3D存储结构。在这些图中，顶视图在X-Y平面中，并且截面图在Y-Z平面中。
如图1中的截面图所示，3D阵列器件100可以包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。衬底110还可以包括半导体材料，例如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶体硅(多晶硅)或、III-V族化合物，例如砷化镓(GaAs)或磷化铟(InP)。衬底110还可以包括非导电材料，例如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110可以还包括沉积在玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像处理多晶硅衬底一样处理衬底110。作为示例，在以下描述中，衬底110包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，衬底110的顶部部分可以经由离子注入和/或扩散被n型掺杂剂掺杂以成为掺杂区域111。掺杂区域111的掺杂剂可以包括例如磷(P)、砷(As)和/或锑(Sb)。如图1所示，覆盖层120可以沉积在掺杂区域111之上。覆盖层120是牺牲层，并且可以包括单层或多层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一个或多个。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积覆盖层120。在一些其他实施例中，覆盖层120可以包括另一种材料，例如氧化铝。
此外，可以在覆盖层120之上沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或导电材料。用于牺牲层130的示例性材料是多晶硅。
在沉积多晶硅牺牲层130之后，可以形成层堆叠体140。层堆叠体140包括多对堆叠层，例如包括彼此交替堆叠的第一电介质层141和第二电介质层142。层堆叠体可以包括64对、128对或多于128对的第一和第二电介质层141和142。
在一些实施例中，第一电介质层141和第二电介质层142可以由不同的材料制成。例如，不同的材料可以包括氧化硅和氮化硅。在下面的描述中，第一电介质层141可以示例性地包括可以用作隔离堆叠层的氧化硅层，而第二电介质层142可以示例性地包括可以用作牺牲堆叠层的氮化硅层。牺牲堆叠层可以随后被蚀刻掉并被导体层代替。可以经由CVD、PVD、ALD或其组合来沉积第一电介质层141和第二电介质层142。
图2示出了根据本公开的实施例的3D阵列器件100的示意性截面图。如图2所示，在形成层堆叠体140之后，可以执行阶梯形成工艺以将层堆叠体140的一部分修整成阶梯结构。在阶梯形成工艺中可以使用任何合适的蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。例如，阶梯结构的高度可以沿着Y方向以逐步的方式增加。可以沉积电介质层121以覆盖阶梯结构。如图2所示，可以在阶梯结构的一侧上(例如，阶梯结构的左侧上)的区域中去除层堆叠体140、牺牲层130和覆盖层120。该区域可以被视为其中可以配置接触焊盘的接触区域。在阶梯形成工艺期间，接触区域被电介质层121覆盖。在一些实施例中，覆盖层120可以在阶梯形成工艺中不被蚀刻掉，并且覆盖层120的一部分可以被电介质121掩埋在接触区域中。
图3和图4示出了根据本公开的实施例的在形成沟道孔150并且然后用层结构填充沟道孔150之后的3D阵列器件100的示意性俯视图和示意性截面图。图4所示的截面图是沿着图3的线AA’截取的。图3和图4以及本公开的其他图中所示的沟道孔150的数量、尺寸和布置是示例性的并且用于描述的目的，尽管可以将任何合适的数量、尺寸和布置用于根据本公开的各种实施例的所公开的3D阵列器件100。
如图3和图4所示，沟道孔150被布置为在Z方向上或在大致垂直于衬底110的方向上延伸，并在X-Y平面中形成预定图案的阵列(未示出)。可以通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成沟道孔150。也可以执行其他制造工艺，例如涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有圆柱形状或柱形状，其延伸穿过层堆叠体140、牺牲层130、覆盖层120，并且部分地穿透掺杂区域111。在形成沟道孔150之后，功能层151可以沉积在沟道孔的侧壁和底部上。功能层151可以包括：在沟道孔的侧壁和底部上的阻挡层152，以阻挡电荷的流出；在阻挡层152的表面上的电荷捕获层153，以在3D阵列器件100的操作期间存储电荷；以及在电荷捕获层153的表面上的隧穿绝缘层154。阻挡层152可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或另一种宽带隙材料。电荷捕获层153可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、或另一种宽带隙材料。隧穿绝缘层154可以包括一层或多层，该一层或多层可以包括一种或多种材料。用于隧穿绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、或另一种宽带隙材料。
在一些实施例中，功能层151可以包括氧化物-氮化物-氧化物(ONO)结构。可选地，功能层151可以具有不同于ONO构造的结构。当在下面的描述中示例性地使用ONO结构时，功能层151可以包括氧化硅层、氮化硅层和另一个氧化硅层。即，阻挡层152可以是沉积在沟道孔150的侧壁上的氧化硅层，电荷捕获层153可以是沉积在阻挡层152上的氮化硅层，并且隧穿绝缘层154可以是沉积在电荷捕获层153上的另一个氧化硅层。
此外，沟道层155可以沉积在隧穿绝缘层154上。沟道层155也被称为“半导体沟道”，并且在一些实施例中可以包括多晶硅。替代地，沟道层155可以包括非晶硅。像沟道孔一样，沟道层155也延伸穿过层堆叠体140并进入掺杂区域111。可以通过例如CVD、PVD、ALD或这些工艺中的两种或更多种的组合的方式来沉积阻挡层152、电荷捕获层153、隧穿绝缘层154和沟道层155。在形成沟道层155之后，可以用氧化物材料156填充沟道孔150。形成在沟道孔150中的功能层151和沟道层155可以被认为是沟道孔结构。
在上述过程中，在形成阶梯结构之后蚀刻沟道孔150。沟道孔150也可以在阶梯形成工艺之前形成。例如，在如图1所示制造层堆叠体140之后，可以形成沟道孔150并且然后可以沉积功能层151和沟道层155。在用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺以形成阶梯结构。
图5和图6示出了根据本公开的实施例的在形成栅极线缝隙160之后的3D阵列器件100的示意性俯视图和示意性截面图。图6所示的截面图是沿着图5的线BB’截取的。栅极线缝隙也可以被称为栅极线缝隙结构。3D阵列器件100可以具有布置在存储平面(未示出)中的大量沟道孔150。每个存储平面可以通过栅极线缝隙分成存储块(未示出)和存储指。例如，如图5所示的沟道孔150的构造可以反映栅极线缝隙160之间的存储指。
栅极线缝隙160可以通过例如干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成。如图5和图6所示，栅极线缝隙160可以例如在X方向上水平地延伸并且延伸穿过层堆叠体140，并且在Z方向上或在大致垂直于衬底110的方向上到达或部分穿透牺牲层130。这样，在栅极线缝隙160的底部，牺牲层130被暴露。然后，可以通过CVD、PVD、ALD或这些工艺中的两种或更多种的组合在栅极线缝隙160的侧壁和底部上沉积间隔体层(未示出)。间隔体层被配置为保护第一电介质层141和第二电介质层142，并且可以包括例如氧化硅和氮化硅。
在沉积间隔体层之后，可以执行选择性蚀刻，使得通过干法蚀刻或干法蚀刻和湿法蚀刻的组合来去除在栅极线缝隙160的底部处的间隔体层的部分。牺牲层130再次被暴露。随后，可以执行选择性蚀刻工艺，例如选择性湿法蚀刻工艺，以去除牺牲层130。牺牲层130的去除创建了空腔，并暴露覆盖层120和形成在沟道孔150中的阻挡层152的底部部分。此外，可以执行多次选择性蚀刻工艺，例如，多次选择性湿法蚀刻工艺，以相继去除阻挡层152、电荷捕获层153和隧穿绝缘层154的暴露部分，从而暴露出沟道层155的底侧部分。
当覆盖层120是氧化硅和/或氮化硅时，当蚀刻掉功能层151的底部部分时可以去除覆盖层120。在某些实施例中，覆盖层120可以包括除氧化硅或氮化硅之外的材料，并且覆盖层120可以通过一种或多种附加的选择性蚀刻工艺来去除。覆盖层120的去除暴露了掺杂区域111的顶表面。
在蚀刻工艺之后，可以在通过蚀刻掉牺牲层130和覆盖层120而留下的空腔中暴露掺杂区域111和沟道层155的靠近沟道孔150底部的侧面部分。空腔可以由例如多晶硅的半导体材料填充以例如通过CVD和/或PVD沉积工艺形成半导体层131。半导体层131可以是n掺杂的，形成在掺杂区域111的暴露表面上以及沟道层155的侧壁或侧面部分上，并且电连接到掺杂区域111和沟道层155。
可选地，可以执行选择性外延生长，使得可以在掺杂区域111的暴露表面上生长单晶硅层，并且可以在沟道层155的暴露表面上生长多晶硅层。因此，半导体层131可以包括单晶硅和多晶硅的邻接层。
当蚀刻功能层151的底部部分和覆盖层120时，一些间隔体层可以被蚀刻掉，其余的间隔体层可以保留在栅极线缝隙160的侧壁上以保护第一电介质和第二电介质层141和142。在形成半导体层131之后，可以以选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)去除剩余的间隔体层，从而使第二电介质层142的围绕栅极线缝隙160的侧面暴露。在一些实施例中，与侧壁接触的最里面的间隔体层是氮化硅。因为第二电介质层142也是氮化硅层，所以最里面的间隔体层和第二电介质层142可以在蚀刻工艺期间一起被去除，从而在第一电介质层141之间留下空腔143，如图7所示。这样一来，层堆叠体140改变成层堆叠体144。
此外，可以生长诸如钨(W)的导电材料以填充通过去除第二电介质层142而留下的空腔143，从而在第一电介质层141之间形成导体层145。如图8中所示，在制造了导体层145之后，层堆叠体144转换成层堆叠体146。层堆叠体146包括彼此交替堆叠的第一电介质层141和导体层145。沟道孔150中的功能层151和沟道层155可以被认为是沟道结构。如图8所示，每个沟道结构延伸穿过层堆叠体146和导体层145并进入掺杂区域111。在一些实施例中，在将金属W沉积在空腔143中之前，可以沉积例如氧化铝的高k电介质材料的电介质层(未示出)，然后沉积诸如氮化钛(TiN)的导电材料层(未示出)。此外，可以沉积金属W以形成导体层145。在沉积工艺中可以使用CVD、PVD、ALD或这些工艺中的两种或更多种的组合。替代地，可以使用另一种导电材料形成导体层145，该另一种导电材料例如是钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任何组合。
参考图8，沟道孔150中的每个功能层151的一部分在导体层145之一的一部分与沟道孔150中的沟道层155的一部分之间。每个导体层145被配置为在X-Y平面中电连接NAND存储单元的行并且被配置为3D阵列器件100的字线。形成在沟道孔150中的沟道层155被配置为沿Z方向电连接NAND存储单元的列或串，并被配置作为3D阵列器件100的位线。这样，沟道孔150中的功能层151的一部分(作为NAND存储单元的一部分)在X-Y平面中布置在导体层145与沟道层155之间，即在字线与位线之间。功能层151也可以被认为设置在沟道层155与层堆叠体146之间。导体层145的围绕沟道孔150的一部分的部分用作NAND存储单元的控制栅极或栅电极。3D阵列器件100可以被认为包括NAND单元的串的2D阵列(这样的串也被称为“NAND串”)。每个NAND串包含多个NAND存储单元，并且垂直地朝向衬底110延伸。NAND串形成NAND存储单元的3D阵列。
对于衬底110，底侧也可以被称为背面，而顶侧(即具有掺杂区域111的一侧)可以被称为前侧或正面。如图8所示，NAND存储单元形成在衬底110的正面的一部分之上。
在空腔143中生长导体层145之后，可以通过CVD、PVD、ALD或其组合将电介质层(例如，氧化硅层)沉积在栅极线缝隙160的侧壁和底表面上。可以执行干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合以去除栅极线缝隙底部的电介质层，以暴露出半导体层131的部分。栅极线缝隙可以填充有导电材料161(例如，掺杂的多晶硅)和导电插塞162(例如，金属W)。栅极线缝隙中的导电材料161可以延伸穿过层堆叠体146并电接触半导体层131，如图9所示。填充的栅极线缝隙可以成为3D阵列器件100的阵列公共源极。在一些实施例中，在栅极线缝隙中形成阵列公共源极可以包括沉积绝缘层、导电层(例如TiN、W、Co、Cu或Al)，并且然后沉积导电材料，例如掺杂的多晶硅。可选地，一些栅极线缝隙可以填充有电介质材料。在这些情况下，一些其他栅极线缝隙可以填充有导电材料以用作阵列公共源极。
图10-图13示出了根据本公开的实施例的在形成触点和过孔之后的某些阶段处的3D阵列器件100的示意性截面图。在填充栅极线缝隙160并形成阵列公共源极之后，可以通过例如干法蚀刻工艺或干法和湿法蚀刻工艺的组合来形成用于字线触点171的开口，以创建用于3D阵列器件100的互连。然后，通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电填充用于触点171的开口。用于触点171的导电材料可以包括W、Co、Cu、Al或其组合。可选地，在制造触点171时，可以在沉积另一种导电材料之前沉积一层导电材料(例如，TiN)作为接触层。
此外，可以执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)以形成覆盖衬底110、触点171和NAND存储单元的电介质层。新沉积的电介质层被添加到电介质层121，因此电介质层121变得更厚。用于过孔172的开口可以通过干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成。开口可以随后填充有诸如W、Co、Cu、Al或其组合的导电材料以形成过孔172，如图10所示。可以执行CVD、PVD、ALD、电镀、化学镀或其组合。过孔172可以电连接到字线触点171、对应的NAND串的上端、以及阵列公共源极的插塞162。可选地，在填充开口以形成过孔172之前，可以首先沉积一层导电材料(例如，TiN)。
此外，可以通过CVD、PVD、ALD、电镀、化学镀或其组合来生长用于互连的金属层173和174。金属层173分别沉积在过孔172之上并且电接触过孔172。金属层174是用于接触焊盘的互连并且位于阶梯结构的侧面上的接触区域中。金属层173和174可以包括诸如W、Co、Cu、Al或其组合的导电材料。
类似于过孔172的形成，可以在金属层173和174之上制造过孔175和176。例如，可以沉积电介质材料以覆盖金属层173和174并使电介质层121更厚，可以形成用于过孔175和176的开口，并且随后可以用导电材料填充所述开口以形成过孔175和176，如图11所示。
现在参考图12，可以执行CVD、PVD、ALD、电镀、化学镀或其组合，以分别在过孔175和176之上生长金属层177和178。可选地，可以在过孔176之上制造单个金属层178(未示出)，而不是多个金属层178。在下面的描述中，示例性地使用多个金属层178。如图12所示，尽管NAND存储单元形成在衬底110的正面的一部分之上，但是金属层178形成在衬底110的正面的另一部分之上。金属层177和178可以用相同材料同时形成，并且相对于掺杂区域111和衬底110大致形成在相同的层级上。如本文所用，层级表示沿着Z轴的X-Y平面。金属层178的层级表示穿过金属层178的X-Y平面。层级的高度(即，该层级处的X-Y平面的高度)是相对于Z轴测量的。金属层177和178可以包括诸如W、Co、Cu、Al或其任何组合的导电材料。金属层177通过金属层173和过孔175电连接到层堆叠体146或NAND存储单元。金属层178被配置为接触焊盘并且通过过孔176连接到金属层174。
此外，可以再次执行CVD或PVD工艺以沉积电介质材料(例如，氧化硅或氮化硅)，以形成覆盖金属层177和178并进一步加厚电介质层121的电介质层。类似于形成过孔172和175，可以形成开口并且然后用导电材料填充开口以形成过孔179。过孔179沉积在金属层177之上并电连接至金属层177。此外，可以沉积电介质材料以掩埋过孔179，并进一步加厚电介质层121。可以制造开口并且然后填充开口以形成用作与***器件的互连的连接触点170。如图13所示，连接焊盘170分别通过过孔179电连接到金属层177。连接焊盘170可以包括W、Co、Cu、Al或这些材料中的两种或更多种的组合。可选地，在填充开口以形成连接焊盘170之前，可以首先沉积导电材料(例如，TiN)的接触层。
图14示出了根据本公开的实施例的***器件180的示意性截面图。***器件180是存储器件的一部分，并且也可以被称为***结构。***器件180可以包括衬底181，该衬底181可以包括单晶硅、Ge、SiGe、SiC、SOI、GOI、多晶硅、或诸如GaAs或InP的III-V族化合物。***CMOS电路(例如，控制电路)(未示出)可以被制造在衬底181上并且用于促进存储器件的操作。例如，***CMOS电路可以包括金属-氧化物-半导体场效应晶体管(MOSFET)，并提供功能器件，例如页面缓冲器、读出放大器、列解码器和行解码器。电介质层182可以沉积在衬底181和CMOS电路之上。可以在电介质层182中形成诸如连接焊盘183的连接焊盘和过孔。电介质层182可以包括一种或多种电介质材料，例如氧化硅和氮化硅。连接焊盘183被配置为与3D阵列器件100的互连，并且可以包括诸如W、Co、Cu、Al或其组合的导电材料。
图15-图17示意性地示出了根据本公开的实施例的示例性3D存储器件190的制造过程。图15-图17的截面图在Y-Z平面中。3D存储器件190可以包括图13所示的3D阵列器件100和图14所示的***器件180。***器件180被配置为控制阵列器件100。
如图15所示，可以通过倒装芯片键合方法来键合3D阵列器件100和***器件180以形成3D存储器件190。在一些实施例中，3D阵列器件100可以垂直地翻转并且变得上下颠倒，使连接焊盘170的顶表面在Z方向上面朝下。可以将这两个器件放置在一起，使得3D阵列器件100在***器件180上方。在进行对准之后，例如，可以将连接焊盘170与连接焊盘183分别对准，可以将3D阵列器件100和***器件180结合并键合在一起。层堆叠体146和***CMOS电路变为夹在衬底110和181之间或在掺杂区域111和衬底181之间。在一些实施例中，可以使用焊料或导电粘合剂来将连接焊盘170与连接焊盘183分别键合。这样，连接焊盘170分别电连接到连接焊盘183。在倒装芯片键合工艺完成之后，3D阵列器件100和***器件180电连通。例如，接触焊盘178可以通过连接焊盘170和183电连接到***器件180。
对于3D阵列器件100和***器件180，可以将衬底110或181的底侧称为背面，并将具有连接焊盘170或183的一侧称为前侧或正面。在倒装芯片键合工艺之后，如图15所示，3D阵列器件100和***器件180面对面地键合。
此后，可以从背面(在倒装芯片键合之后)通过诸如晶片研磨、干法蚀刻、湿法蚀刻、CMP或其组合的减薄工艺来减薄3D阵列器件100的衬底110。在一些实施例中，可以通过减薄工艺去除衬底110，该工艺可以暴露出掺杂区域111。可以通过沉积工艺(例如，CVD或PVD工艺)在掺杂区域111之上生长电介质层112。开口113可以通过干法蚀刻工艺或干法蚀刻和湿法蚀刻工艺的组合来形成。开口113可以穿透电介质层112、掺杂区域111和电介质层121，并且暴露金属层178，如图16所示。垂直接近***器件180并在阶梯结构和层堆叠体146旁边的暴露的金属层178可以用作3D存储器件190的接触焊盘。例如，键合线可以键合在金属层178上，金属层178可以将3D存储器件190与其他器件连接。如图16所示，阶梯结构可以示例性地在金属层178和层堆叠体146之间。如上所述，金属层177和178可以由相同的导电材料同时形成在相同的层级上。因此，在键合工艺之后，金属层177和178相对于掺杂区域111、连接焊盘183或***器件180大致处于相同的层级上。在垂直方向上，金属层177在层堆叠体146与连接焊盘183、***CMOS电路或***器件180之间。
此外，可以沉积电介质材料以在电介质层112上方以及在开口113的侧壁和底部上形成电介质层114。电介质层114可以用作钝化层，其可以包括诸如氧化硅、氮化硅、氮氧化硅、原硅酸四乙酯(TEOS)或其组合的材料。电介质层114可以通过诸如CVD或PVD的沉积工艺形成。接下来，如图17所示，可以执行干法蚀刻工艺或干法和湿法蚀刻工艺以去除开口113的底部处的电介质层114的一部分。金属层178再次变为被暴露以成为3D存储器件190的接触焊盘或接触焊盘的一部分。
电介质层112和114一起可以被认为是顶部绝缘层。如图17所示，层堆叠体146和NAND存储单元可以设置在顶部绝缘层的一部分(例如，第一部分)与***器件180之间，并且金属层178可以设置在顶部绝缘层的另一部分(例如，第二部分)与***器件180之间。开口113穿过顶部绝缘层的第二部分形成并且使设置在开口113的底部处的金属层178从阵列器件100的背面暴露。金属层178和开口113的底部可以设置在顶部绝缘层与***器件180之间的层级处。此外，金属层178可以设置在NAND存储单元与***器件180之间的层级处。
此后，可以执行其他制造步骤或工艺以完成3D存储器件190的制造。为简单起见，省略了其他制造步骤或工艺的细节。
如果在将3D阵列器件100和***器件180键合在一起之后形成3D存储器件190的接触焊盘，则由于在接触焊盘的形成期间多次使用了等离子体处理，因此PID可能发生在***器件180的***CMOS电路中并导致可靠性问题。如图15-17所示，在倒装芯片键合工艺之后，金属层178变为3D存储器件190的接触焊盘。即，在3D阵列器件100的制造期间，而不是在将3D阵列器件100和***器件180键合在一起之后，执行一些等离子体处理步骤。因为接触焊盘的形成是在倒装芯片键合工艺之前实施的，所以***器件180在与3D阵列器件100键合之后可以经历较少的等离子体处理步骤，因此，***CMOS电路可能发生较少的PID。因此，金属层178的制造可以减小PID的影响并且提高3D存储器件190的产量和可靠性。
图18示出了根据本公开的实施例的用于制造3D存储器件的示意性流程图200。在211处，可以将牺牲层沉积在用于3D阵列器件的衬底的顶表面之上。衬底可以包括半导体衬底，例如单晶硅衬底。在一些实施例中，可以在沉积牺牲层之前在衬底上生长覆盖层。覆盖层可以包括在衬底之上顺序生长的单层或多层。例如，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以在不首先在衬底之上沉积覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。
在牺牲层之上，可以形成3D阵列器件的层堆叠体。层堆叠体可以包括交替堆叠的第一堆叠层和第二堆叠层。第一堆叠层可以包括第一电介质层，并且第二堆叠层可以包括与第一电介质层不同的第二电介质层。在一些实施例中，第一和第二电介质层中的一个用作牺牲堆叠层。
在212处，可以执行阶梯形成工艺以将层堆叠体的一部分转换成阶梯结构。阶梯形成工艺可以包括多次蚀刻，多次蚀刻用于将层堆叠体的所述部分修整成阶梯结构。可以执行沉积工艺以沉积电介质层来覆盖阶梯结构。阶梯结构的一侧上的电介质层的一部分可以用作其中可以配置接触焊盘的接触区域。
在213处，可以形成沟道孔，该沟道孔延伸穿过层堆叠体和牺牲层以暴露衬底的部分。功能层和沟道层可以沉积在每个沟道孔的侧壁和底表面上。形成功能层可以包括在沟道孔的侧壁上沉积阻挡层，在阻挡层上沉积电荷捕获层，以及在电荷捕获层上沉积隧穿绝缘层。沉积在隧穿绝缘层上的沟道层用作半导体沟道，并且可以包括多晶硅层。
在214处，可以形成3D阵列器件的栅极线缝隙。沿着垂直方向，栅极线缝隙可以延伸穿过层堆叠体。在蚀刻栅极线缝隙之后，牺牲层的部分被暴露。
在215处，可以蚀刻掉牺牲层并且可以在衬底上方创建空腔。空腔暴露出空腔中功能层的阻挡层的底部部分。如果覆盖层沉积在衬底上，则覆盖层也暴露在空腔中。在空腔中顺序暴露的功能层的各层包括阻挡层、电荷捕获层和隧穿绝缘层，其分别通过例如一种或多种选择性蚀刻工艺被蚀刻掉。结果，可以去除空腔中的功能层的靠近衬底的部分。如果覆盖层被沉积，则覆盖层也可以在用于蚀刻功能层的部分的工艺期间或在另一选择性蚀刻工艺中被蚀刻掉。因此，在空腔中暴露出衬底的一部分和沟道层的部分。
此后，可以执行沉积工艺以在空腔中生长诸如多晶硅层的半导体层。半导体层电接触沟道层和衬底。
在一些实施例中，层堆叠体可以包括两个电介质堆叠层，并且堆叠层之一是牺牲性的。牺牲堆叠层可以在216处被蚀刻掉以留下空腔，然后可以用导电材料填充空腔以形成导体层。导电材料可以包括诸如W、Co、Cu、Al、Ti或Ta的金属。
在217处，可以在栅极线缝隙的侧壁和底表面上沉积诸如氧化物层的电介质层。底表面上的电介质层的部分可以被选择性地蚀刻掉以暴露半导体层。可以将诸如TiN、W、Cu、Al和/或掺杂的多晶硅之类的导电材料沉积在栅极线缝隙中，以形成电接触半导体层的阵列公共源极。此外，可以执行蚀刻和沉积工艺以形成字线触点、用于互连的第一金属层和过孔。
在218处，可以沉积诸如W、Co、Cu、Al或其组合的导电材料以形成第二金属层。一些第二金属层可以用作接触焊盘，而一些其他第二金属层可以用于互连。第二金属层可以被电介质层覆盖。此外，可以执行蚀刻和沉积工艺以形成过孔和连接焊盘。连接焊盘被配置为用于3D阵列器件和***器件之间的连接。
在219处，可以执行倒装芯片键合工艺以键合3D阵列器件和***器件或将3D阵列器件与***器件紧固以创建3D存储器件。在一些实施例中，可以将3D阵列器件上下翻转并且定位在***器件上方。3D阵列器件和***器件的连接焊盘可以对准并且然后键合。3D阵列器件的衬底可以被减薄。可以执行蚀刻工艺以暴露被配置作为接触区域中的接触焊盘的第二金属层。接触焊盘可以用于将3D存储器件与另一个器件连接。
图19-图23示意性地示出了根据本公开的实施例的示例性3D阵列器件300的制造过程。在图19-图23中，截面图在Y-Z平面中。
如图19所示，3D阵列器件300可以包括衬底310。衬底310可以包括单晶硅层，或者可以包括诸如Ge、SiGe、SiC、SOI、GOI、多晶硅、GaAs或InP的另一种半导体材料。在下面的描述中，作为示例，衬底310包括未掺杂或轻掺杂的单晶硅层。
在一些实施例中，衬底310的顶部部分可以被n型掺杂剂掺杂以形成掺杂区域311。如图19所示，覆盖层320可以沉积在掺杂区域311之上。覆盖层320是牺牲层并且可以包括单层或多层。例如，覆盖层320可以包括氧化硅层和氮化硅层中的一个或多个。可以通过CVD、PVD、ALD或其组合来沉积覆盖层320。替代地，覆盖层320可以包括诸如氧化铝的另一种材料。
在覆盖层320之上，可以沉积牺牲层330。牺牲层330可以包括半导体材料或电介质材料。在下面的描述中，作为示例，牺牲层330是多晶硅层。在形成牺牲层330之后，可以形成层堆叠体340。层堆叠体340包括多对堆叠层341和342，即，堆叠层341和342被交替堆叠。
在一些实施例中，堆叠层341和342可以包括第一电介质层和与第一电介质层不同的第二电介质层。可以通过CVD、PVD、ALD或其组合来沉积交替的堆叠层341和342。在下面的描述中，用于堆叠层341和342(即，第一和第二电介质层)的材料分别是氧化硅和氮化硅。氧化硅层可以用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。
此外，可以执行阶梯形成工艺以将层堆叠体340的一部分修整为沟道孔区域332中的阶梯结构。阶梯结构可以被形成电介质层321的诸如氧化硅的电介质材料覆盖。在阶梯形成工艺期间，接触区域333中的堆叠层341和321、覆盖层320和牺牲层330可以保持不变。接触区域333可以被配置用于接触焊盘。接触区域333中的堆叠层341和342可以在剩余的牺牲层330和剩余的覆盖层320之上形成层堆叠体347，如图20所示。层堆叠体347包含堆叠层341和342，即交替的第一和第二电介质层。在水平方向上，层堆叠体347可以在阶梯结构的一侧，例如在阶梯结构的左侧，并且阶梯结构可以在层堆叠体340和347之间。阶梯结构和层堆叠体347可以由电介质层321的沉积在掺杂区域311之上的部分分隔开。
图21、图22和图23示出了根据本公开的实施例的在某些阶段处的3D阵列器件300的示意性截面图。在形成层堆叠体340之后，可以形成沟道孔350。图21-图23中所示的沟道孔350的数量、尺寸和布置是示例性的并且用于描述结构和制造方法。
沟道孔350可以具有圆柱形状或柱形状，其延伸穿过层堆叠体340、牺牲层330和覆盖层320，并且部分地穿透掺杂区域311。在形成沟道孔350之后，可以在沟道孔的侧壁和底部上沉积功能层351。功能层351可以包括在沟道孔的侧壁和底部上的阻挡层、在阻挡层的表面上的电荷捕获层、以及在电荷捕获层的表面上的隧穿绝缘层。
在一些实施例中，功能层351可以包括在以下描述中使用的ONO结构。例如，可以在沟道孔350的侧壁上沉积氧化硅层作为阻挡层。可以在阻挡层上沉积氮化硅层作为电荷捕获层。可以在电荷捕获层上沉积另一氧化硅层作为隧穿绝缘层。在隧穿绝缘层上，可以沉积多晶硅层作为沟道层355。像沟道孔一样，沟道层355也可以延伸穿过层堆叠体340并进入掺杂区域311。在形成沟道层355之后，沟道孔350可以被氧化物材料填充。沟道孔350可以由插塞密封，该插塞可以包括导电材料(例如，金属W)并且电接触沟道层355。
此外，可以通过干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来形成栅极线缝隙360。栅极线缝隙360可以延伸穿过层堆叠体340并且在Z方向上到达或部分穿透牺牲层330。这样，在栅极线缝隙360的底部，牺牲层330的部分被暴露。间隔体层(未示出)可以沉积在栅极线缝隙360的侧壁和底部上，并且可以通过蚀刻去除在缝隙360的底部处的间隔体层的部分以再次暴露牺牲层330。牺牲层330可以被蚀刻掉。牺牲层330的去除创建了空腔，并暴露出覆盖层320和在沟道孔350中形成的阻挡层的底部部分。可以蚀刻掉阻挡层、电荷捕获层和隧穿绝缘层的部分，从而暴露沟道层355的底部部分。当蚀刻掉功能层351的底部部分时或在附加的选择性蚀刻工艺中，可以去除覆盖层320，从而暴露掺杂区域311的顶表面。
空腔可以由半导体材料(例如，多晶硅)填充以形成半导体层331。半导体层331可以沉积在掺杂区域311和沟道层355的暴露部分的表面上。此外，牺牲堆叠层342可以通过蚀刻去除，并被包括诸如W的导电材料的导体层345代替。如图21所示，在形成导体层345之后，层堆叠体340变为层堆叠体346。
每个导体层345被配置为沿Y方向或在X-Y平面中电连接一行或多行NAND存储单元，并且被配置作为3D阵列器件300的字线。沟道孔350中形成的沟道层355被配置为沿Z方向电连接NAND串，并且被配置作为3D阵列器件300的位线。
栅极线缝隙360可以填充有导电材料361(例如，掺杂的多晶硅)和导电插塞362(例如，具有导电材料W)，如图22所示。在一些实施例中，填充的栅极线缝隙可以变为3D阵列器件300的阵列公共源极。
此后，可以形成用于字线触点371的开口。开口填充有导电材料(例如，W、Co、Cu、Al或其任何组合)以形成触点371。此外，可以执行CVD或PVD工艺以在3D阵列器件300上沉积电介质材料(例如，氧化硅或氮化硅)。电介质层321变得更厚。此外，可以形成用于过孔372的开口，并且随后用诸如W、Co、Cu或Al的导电材料填充开口。一些过孔372电连接到字线触点371。一些过孔372电连接到插塞362和对应的NAND串的上端。
此外，可以沉积用于互连的金属层373和374。金属层373分别电接触过孔372。金属层374在接触区域333中并且被配置为用于与接触焊盘的互连。金属层373和374可以包括诸如W、Co、Cu、Al或其组合的导电材料。
此外，金属层373和金属层374可以由使电介质层321更厚的电介质材料覆盖。类似于过孔372的形成，可以分别在金属层373和374之上制成与金属层373和374接触的过孔375和376，如图22所示。
此外，可以执行CVD、PVD、ALD、电镀、化学镀或其组合以分别在过孔375和376之上生长金属层377和378。金属层377和378可以用相同的材料同时形成，并且相对于层堆叠体346和347、掺杂区域311或衬底310设置在大致相同的层级上。金属层377和378可以包括导电材料，例如W、Co、Cu、Al或其任何组合。金属层377可以通过金属层373以及过孔372和375电连接到层堆叠体346或NAND存储单元。金属层378被配置作为接触焊盘，并且可以通过过孔376连接到金属层374。金属层378可以设置在包括电介质层321的部分和层堆叠体347的电介质区域之上。
此外，可以再次执行CVD或PVD工艺以沉积电介质材料以覆盖金属层377和378并加厚电介质层321。类似于过孔372和375的形成，可以形成开口并且然后由导电材料填充开口以在金属层377之上形成与金属层377接触的过孔379。此外，可以沉积电介质材料以覆盖过孔379并进一步加厚电介质层321。制造开口并且然后填充开口以形成连接焊盘370，其用于与***器件连接。如图23所示，连接焊盘370分别电接触过孔379。连接焊盘370可以包括W、Co、Cu、Al或其组合。
图24以横截面图示意性地示出了根据本公开的实施例的***器件380。***器件380可以包括半导体衬底381(例如，单晶硅的衬底)。***CMOS电路(例如，控制电路)(未示出)可以被制造在衬底381上并且被用于促进3D阵列器件300的操作。包括一种或多种电介质材料的电介质层382可以被沉积在衬底381之上。可以在电介质层382中形成诸如连接焊盘383和过孔的连接焊盘。连接焊盘383被配置为用于与3D阵列器件300连接，并且可以包括导电材料(例如，W、Co、Cu、Al、或其任何组合)。
图25和图26示出了根据本公开的实施例的示例性3D存储器件390的示意性制造过程。图25和图26的截面图在Y-Z平面中。通过以倒装芯片键合工艺键合3D阵列器件300和***器件380来形成3D存储器件390。在一些实施例中，3D阵列器件300可以垂直地翻转并且变得上下颠倒，使连接焊盘370的顶表面在Z方向上面朝下。3D阵列器件300可以被放置在***器件380上方并且与***器件380对准。例如，连接焊盘370可以分别与连接焊盘383对准。然后，如图25所示，可以面对面地将3D阵列器件300和***器件380结合并键合在一起。连接焊盘370分别电连接至连接焊盘383。这样，金属层378可以通过连接焊盘370和383电连接到***器件380。
此后，可以通过沉积工艺使3D阵列器件300的衬底310减薄并且可以在掺杂区域311之上生长电介质层312。开口313可以通过干法蚀刻工艺或干法蚀刻与湿法蚀刻工艺的组合来形成。开口313穿透电介质层312、掺杂区域311、剩余的覆盖层320、剩余的牺牲层330、层堆叠体347和电介质层321，以暴露金属层378。在制成开口313之后，通过蚀刻去除层堆叠体347的一部分。层堆叠体347的剩余部分仍可以被认为是包含交替的第一和第二电介质层(即，堆叠层341和342)的层堆叠体。在一些实施例中，开口313可以在X-Y平面中被剩余的层堆叠体347完全包围。可选地，开口313可以在X-Y平面中被剩余的层堆叠体347部分包围。例如，在后一种情况下，在X-Y平面中，开口313的一部分可以穿过层堆叠体347，而开口313的另一部分可以穿过电介质区域321。在垂直方向(例如，Z方向)上，金属层378在剩余的层堆叠体347下方，或者在剩余的层堆叠体347与***器件380之间。此外，可以形成电介质层314作为电介质层312和开口313的侧壁上的钝化层。
在阶梯结构和层堆叠体346旁边的暴露的金属层378可以用作3D存储器件390的接触焊盘。例如，可以将键合线键合在金属层378上以用于与另一器件连接。如上所述，金属层377和金属层378(即，接触焊盘)由相同的材料同时形成。在倒装芯片键合工艺之后，金属层377在层堆叠体346与***器件380之间，或者在层堆叠体346与连接焊盘383之间。金属层377和378相对于层堆叠体346和347、掺杂区域311、连接焊盘383或***器件380设置在大致相同的层级上。
此后，可以执行其他制造步骤或工艺以完成3D存储器件390的制造。为简单起见，省略了其他制造步骤或工艺的细节。
由于接触焊盘(即，金属层378)是在倒装芯片键合工艺之前形成的，因此***器件380在与3D阵列器件300键合之后可以经历更少的等离子体处理步骤。因此，可能更少的PID发生在***CMOS电路上。可以减小PID的影响并且可以提高3D存储器件390的产量和可靠性。
尽管通过使用说明书中的具体实施例描述了本公开的原理和实施方式，但是实施例的前述描述仅旨在帮助理解本公开。另外，前述不同实施例的特征可以组合以形成附加的实施例。本领域普通技术人员可以根据本公开的思想对具体实施方式和应用范围进行修改。因此，说明书的内容不应解释为对本公开的限制。

Claims (24)

1.一种用于制造三维(3D)存储器件的方法，包括：
提供用于所述3D存储器件的衬底；
在所述衬底的正面的第一部分之上形成所述3D存储器件的多个存储单元；
沉积第一电介质层以覆盖所述多个存储单元和所述衬底；
在所述衬底的所述正面的第二部分之上形成至少一个接触焊盘；
在所述至少一个接触焊盘和所述第一电介质层之上沉积第二电介质层；
在所述第二电介质层之上形成多个第一连接焊盘，并且所述多个第一连接焊盘连接到所述至少一个接触焊盘和所述多个存储单元；
将所述多个第一连接焊盘与***结构的多个第二连接焊盘键合；以及
将所述至少一个接触焊盘从所述衬底的背面暴露。
2.根据权利要求1所述的方法，其中，形成所述3D存储器件的所述多个存储单元包括：
形成包括彼此交替堆叠的多个第一电介质堆叠层和多个导电堆叠层的第一层堆叠体；以及
通过所述第一层堆叠体形成所述多个存储单元。
3.根据权利要求2所述的方法，其中，通过所述第一层堆叠体形成所述多个存储单元还包括：
形成延伸穿过所述第一层堆叠体的多个沟道结构，其中，每个所述沟道结构包括功能层和沟道层，所述功能层在所述沟道层与所述第一层堆叠体之间。
4.根据权利要求3所述的方法，其中，通过所述第一层堆叠体形成所述多个存储单元还包括：
形成设置在所述第一层堆叠体与所述衬底之间的半导体层，所述多个沟道结构均延伸到所述半导体层中。
5.根据权利要求4所述的方法，其中：
所述半导体层包括一个或多个掺杂层。
6.根据权利要求1所述的方法，还包括：
在所述第一电介质层之上形成用于互连的多个导电层。
7.根据权利要求6所述的方法，其中：
所述至少一个接触焊盘和所述多个导电层包括相同的材料并且相对于所述衬底设置在相同的层级。
8.根据权利要求2所述的方法，其中，形成所述3D存储器件的所述多个存储单元还包括：
修整所述第一层堆叠体的一部分以形成阶梯结构。
9.根据权利要求1所述的方法，其中，暴露所述至少一个接触焊盘包括：
形成穿过所述衬底和所述第一电介质层的开口以暴露所述至少一个接触焊盘。
10.根据权利要求9所述的方法，其中，暴露所述至少一个接触焊盘还包括：
在形成所述开口以暴露所述至少一个接触焊盘之前，减薄或去除所述衬底。
11.根据权利要求2所述的方法，还包括：
形成第二层堆叠体，所述第二层堆叠体设置在所述衬底的所述正面的所述第二部分与所述至少一个接触焊盘之间，并且包括彼此交替堆叠的多个第二电介质堆叠层和多个第三电介质堆叠层。
12.一种三维(3D)存储器件，包括：
面对面键合的阵列器件和***器件；
所述阵列器件包括绝缘层、一个或多个接触焊盘、以及在所述绝缘层的第一部分与所述***器件之间的多个存储单元；以及
穿过所述绝缘层的第二部分形成的开口，所述开口使设置在所述开口的底部的所述一个或多个接触焊盘从所述阵列器件的背面暴露，所述开口的底部设置在所述绝缘层与所述***器件之间的层级。
13.根据权利要求12所述的3D存储器件，还包括：
第一层堆叠体，所述第一层堆叠体包括彼此交替堆叠的多个第一电介质堆叠层和多个导电堆叠层，其中，所述多个存储单元包括多个沟道结构和多个导电堆叠层，每个所述沟道结构延伸穿过所述多个导电堆叠层。
14.根据权利要求12所述的3D存储器件，还包括：
在所述绝缘层与所述多个存储单元之间并且连接到所述多个存储单元的多个导电层。
15.根据权利要求14所述的3D存储器件，其中：
所述一个或多个接触焊盘和所述多个导电层包括相同的材料，并且相对于所述***器件设置在相同的层级。
16.根据权利要求13所述的3D存储器件，还包括：
第二层堆叠体，所述第二层堆叠体设置在所述绝缘层的所述第二部分与所述一个或多个接触焊盘之间。
17.根据权利要求16所述的3D存储器件，其中：
所述第二层堆叠体包括彼此交替堆叠的多个第二电介质堆叠层和多个第三电介质堆叠层。
18.根据权利要求13所述的3D存储器件，其中：
每个所述沟道结构包括功能层和沟道层，所述功能层在所述沟道层与所述第一层堆叠体之间。
19.根据权利要求13所述的3D存储器件，还包括：
半导体层，所述半导体层设置在所述绝缘层与所述第一层堆叠体之间，所述多个沟道结构均延伸到所述半导体层中。
20.根据权利要求19所述的3D存储器件，其中：
所述半导体层包括一个或多个掺杂层。
21.根据权利要求12所述的3D存储器件，其中：
所述一个或多个接触焊盘设置在所述绝缘层与所述***器件之间的层级。
22.根据权利要求21所述的3D存储器件，其中：
所述一个或多个接触焊盘设置在所述多个存储单元与所述***器件之间的层级。
23.根据权利要求14所述的3D存储器件，还包括：
第一电介质层，所述第一电介质层设置在所述多个导电层与所述多个存储单元之间。
24.根据权利要求14所述的3D存储器件，还包括：
第二电介质层，所述第二电介质层设置在所述一个或多个接触焊盘与所述***器件之间。
CN202080004174.9A 2020-12-09 2020-12-09 三维存储器件的接触焊盘及其制造方法 Active CN112689897B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/134864 WO2022120631A1 (en) 2020-12-09 2020-12-09 Contact pads of three-dimensional memory device and fabrication method thereof

Publications (2)

Publication Number Publication Date
CN112689897A true CN112689897A (zh) 2021-04-20
CN112689897B CN112689897B (zh) 2024-04-05

Family

ID=75457671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080004174.9A Active CN112689897B (zh) 2020-12-09 2020-12-09 三维存储器件的接触焊盘及其制造方法

Country Status (7)

Country Link
US (1) US20220181351A1 (zh)
EP (1) EP4150672A4 (zh)
JP (1) JP2023531213A (zh)
KR (1) KR20230014727A (zh)
CN (1) CN112689897B (zh)
TW (1) TWI753772B (zh)
WO (1) WO2022120631A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023124107A (ja) * 2022-02-25 2023-09-06 キオクシア株式会社 半導体記憶装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006381A1 (en) * 2017-06-30 2019-01-03 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for cmos under array architecture and method of making thereof
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
EP3939083B1 (en) * 2020-05-27 2024-06-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190006381A1 (en) * 2017-06-30 2019-01-03 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for cmos under array architecture and method of making thereof
CN109314116A (zh) * 2018-07-20 2019-02-05 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法

Also Published As

Publication number Publication date
WO2022120631A1 (en) 2022-06-16
EP4150672A1 (en) 2023-03-22
TWI753772B (zh) 2022-01-21
CN112689897B (zh) 2024-04-05
KR20230014727A (ko) 2023-01-30
JP2023531213A (ja) 2023-07-21
US20220181351A1 (en) 2022-06-09
TW202224104A (zh) 2022-06-16
EP4150672A4 (en) 2024-02-14

Similar Documents

Publication Publication Date Title
CN111566815B (zh) 具有背面源极触点的三维存储器件
CN111566816B (zh) 用于形成具有背面源极触点的三维存储器件的方法
TWI756787B (zh) 立體記憶體元件及其製造方法
CN112041986A (zh) 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
CN112272868B (zh) 具有用于阶梯区域的支持结构的三维存储器件
CN112689897B (zh) 三维存储器件的接触焊盘及其制造方法
CN112655090B (zh) 三维存储器器件的接触焊盘及其制造方法
CN112740403B (zh) 三维存储器器件的接触焊盘及其制造方法
US20230133691A1 (en) Three dimensional (3d) memory device and fabrication method using self-aligned multiple patterning and airgaps
US12033966B2 (en) Contact pads of three-dimensional memory device and fabrication method thereof
US20230139782A1 (en) Three-dimensional memory device and fabrication method for enhanced reliability
US20230134694A1 (en) Three-dimensional memory device and fabrication method thereof
US20230402425A1 (en) Three-dimensional memory device and fabrication method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant