CN112632887A - 存储器的时钟延时调整方法及装置、存储介质、终端 - Google Patents

Abstract

一种存储器的时钟延时调整方法及装置、存储介质、终端，所述方法包括：针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。本发明可以有效优化和修正时序违例，提高通信准确性，进而提高芯片综合性能。

Description

存储器的时钟延时调整方法及装置、存储介质、终端

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种存储器的时钟延时调整方法及装置、存储介质、终端。

背景技术

在现有技术中，影响芯片性能的因素复杂且随机，为了在逻辑综合阶段得到更好的芯片综合性能，如更好地实现功耗低、性能佳、面积小(Performance Power Area，PPA)三者之间的权衡，需要对芯片中器件的时钟延时进行合理调整。

然而，由于存储器(memory)器件自身具有存取时间(access time)长的特性，出端延迟裕量(From-memory Slack)建立时间检查难以满足时序约束，容易发生时序违例问题，其中，所述出端延迟裕量用于指示数据离开所述存储器后至下一器件(如寄存器)的延迟裕量，且所述出端延迟裕量通常为建立时间检查对应的延迟裕量。

亟需一种存储器的时钟延时调整方法，可以有效修正时序违例，进而优化芯片综合性能。

发明内容

本发明解决的技术问题是一种存储器的时钟延时调整方法及装置、存储介质、终端，可以使用确定出的时序约束文件优化综合策略，有效修正时序违例，提高通信准确性和芯片综合性能。

为解决上述技术问题，本发明实施例提供一种存储器的时钟延时调整方法，包括以下步骤：针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

可选的，所述入端延迟裕量用于指示数据进入所述存储器前的延迟裕量，且所述入端延迟裕量为建立时间检查对应的延迟裕量；所述出端延迟裕量用于指示数据离开所述存储器后的延迟裕量，且所述出端延迟裕量为建立时间检查对应的延迟裕量。

可选的，根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器包括：判断是否存在存储器在各种分析条件下均满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值；如果存在，则确定该存储器为待调整存储器；其中，所述第一裕量阈值小于等于第二裕量阈值。

可选的，根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量包括：确定所述待调整存储器的最差时序路径的出端延迟裕量与入端延迟裕量之间的裕量差值；计算所述预设调整比例与所述裕量差值的乘积，以得到裕量乘积；根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量；其中，所述入端延迟裕量的一部分小于等于所述裕量乘积。

可选的，所述预设调整比例选自30％～70％。

可选的，根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量包括：确定所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值；根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量；确定各个需要调整的时钟缓冲器的数量中的最小值，记为最小数量；在各种分析条件下，均减少所述待调整存储器的最小数量个时钟缓冲器，以实现将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

可选的，根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量包括：在各种分析条件下，分别计算所述裕量乘积与所述延时值的比值；对得到比值进行向下取整处理，以作为对应的分析条件下需要调整的时钟缓冲器的数量。

可选的，所述的存储器的时钟延时调整方法还包括：根据所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值与所述最小数量的乘积，确定所述待调整存储器在各种分析条件下的实际调整延时值。

可选的，所述的存储器的时钟延时调整方法还包括：在各种分析条件下，分别确定所述待调整存储器的最差时序路径的起始点的时钟端口；基于所述待调整存储器在各种分析条件下的实际调整延时值，以及所述时钟端口，确定在各种分析条件下的时序约束文件。

为解决上述技术问题，本发明实施例提供一种存储器的时钟延时调整装置，包括：最差时序路径确定模块，用于针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；待调整存储器确定模块，用于根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；延迟裕量调整模块，用于根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

为解决上述技术问题，本发明实施例提供一种存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述存储器的时钟延时调整方法的步骤。

为解决上述技术问题，本发明实施例提供一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述存储器的时钟延时调整方法的步骤。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例中，通过选择待调整存储器，进而将待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，有机会使得出端延迟裕量满足建立时间并且具有足够的时间裕量，从而减小位于存储器之后的下一器件误读的可能性，有效修正时序违例，通过确定出的时序约束文件，改变优化策略，提高通信准确性和芯片综合性能。

进一步，通过设置入端延迟裕量为建立时间检查对应的延迟裕量，以及设置出端延迟裕量为建立时间检查对应的延迟裕量，可以与现有技术中的延迟裕量的确定方法保持一致性，降低研发复杂度。

进一步，通过判断是否存在存储器在各种分析条件下均满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值，选择待调整存储器，相当于仅对时序违例严重性较大的存储器进行时钟延时调整，而对时序违例严重性较小的存储器不予调整，有助于减小对芯片中其他器件的影响，避免影响芯片性能。

进一步，确定裕量差值，采用预设调整比例与所述裕量差值的乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，有助于根据具体情况确定适当的调整量，进一步提高延时调整的合理性和有效性。

进一步，通过对待调整存储器的一个或多个时钟缓冲器的数量进行调整，在各种分析条件下，均减少所述待调整存储器的最小数量个时钟缓冲器，实现将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，相当于在计算得到理论调整延时值之后，尽可能小幅度地进行时钟延时调整，有助于减小对其他分析条件下存储器性能影响，进一步避免影响芯片性能，并且采用减少时钟缓冲器的数量方式，调整成本较低、调整效率较高。

进一步，在各种分析条件下，分别计算所述裕量乘积与所述延时值的比值并进行向下取整处理，以作为对应的分析条件下需要调整的时钟缓冲器的数量，有机会进一步减小进行时钟延时调整的幅度，有助于进一步降低对其他分析条件下存储器性能影响，进一步避免影响芯片性能。

进一步，根据所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值与所述最小数量的乘积，确定所述待调整存储器在各种分析条件下的实际调整延时值，可以在确定理论调整延时值以及减小进行时钟延时调整的幅度的基础上，确定实际调整的情况。

进一步，基于所述待调整存储器在各种分析条件下的实际调整延时值，以及所述时钟端口，确定在各种分析条件下的时序约束文件，可以采用时序约束文件有效表征所述芯片的实际时序信息，提高信息记录的真实性和可追溯性，提高后续仿真的可靠性。使用时序约束文件可以改变综合工具优化策略，改善芯片的综合性能。

附图说明

图1是现有技术中一种存储器的时序路径的入端延迟裕量以及出端延迟裕量的示意图；

图2是本发明实施例中一种存储器的时钟延时调整方法的流程图；

图3是本发明实施例中一种基于多种分析条件的工作场景示意图；

图4是本发明实施例中一种存储器的时钟延时调整装置的结构示意图。

具体实施方式

如前所述，在现有技术中，存储器的出端延迟裕量建立时间检查难以满足时序约束，容易发生时序违例问题。此外，通过对存储器的延时裕量进行调整可以提高芯片综合性能。

本发明的发明人经过研究发现，在现有技术的芯片逻辑综合过程中，存储器器件自身具有存取时间长的特性，数据进入存储器后保持时间往往较长，能够满足读取数据的需求，然而数据离开存储器进入下一器件(如寄存器)时，由于耗时较长，下一器件容易将前一批次的数据误读为当前接收的数据，导致通信错误。也即在现有技术中，存储器往往存在入端延迟裕量(To-memory Slack)较大，而出端延迟裕量较小的问题。

参照图1，图1是现有技术中一种存储器的时序路径的入端延迟裕量以及出端延迟裕量的示意图。

如图1所示，存储器的入端延迟裕量为500皮秒(ps)，所以建立时间很容易满足且具有很大的时间裕量，而存储器的出端延迟裕量刚好为0皮秒，勉强满足建立时间且完全没有时间裕量。

可以理解的是，由于存储器器件自身具有的存取时间长的特性，入端延迟裕量通常远大于出端延迟裕量。

在本发明实施例中，通过选择待调整存储器，进而将待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，有机会使得出端延迟裕量满足建立时间并且具有足够的时间裕量，从而减小位于存储器之后的下一器件误读的可能性，有效提高通信准确性和芯片综合性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图2，图2是本发明实施例中一种存储器的时钟延时调整方法的流程图。所述时钟延时调整方法可以包括步骤S21至步骤S23：

步骤S21：针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；

步骤S22：根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；

步骤S23：根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

在步骤S21的具体实施中，在多种分析条件下确定存储器的最差时序路径。

具体地，由于影响芯片性能的因素复杂且随机，需要实现功耗低、性能佳、面积小等多个条件之间的权衡，往往采用多模式多条件(Multi Mode Multi Corner，MMMC)方法对芯片性能进行验证。其中，多模式又称为多种工作模式，可以包括功能模式(functionmode)、扫描模式(scan mode)、睡眠模式(sleep mode)、待定模式(standby mode)、有效模式(active mode)等；多条件(corner)可包括工艺、电压和温度(Process VoltageTemperature，PVT)等。

在MMMC模式下，可以针对一个或多个存储器，在不同的分析条件(analysis view)下进行时序、面积和功耗的优化，以使得该存储器在一种或多种分析条件下获得较佳的性能。

在具体实施中，可以在完成综合过程后，在各种分析条件下，分别确定每个存储器的各条时序路径的出端延迟裕量，进而在各种分析条件下，确定每个存储器的最差时序路径，确定方法为判断出端延迟裕量最小的时序路径。

参照图3，图3是本发明实施例中一种基于多种分析条件的工作场景示意图。

如图3所述，可以分别在第一分析条件、第二分析条件至第N分析条件下，对同一批存储器的裕量信息进行确认，即在每种分析条件下，都对第一存储器、第二存储器、第三存储器至第M存储器进行确认。其中，M、N为正整数。

需要指出的是，所述最差时序路径包括入端和出端双侧均为最差(如延迟裕量最小)的情况。

具体而言，可以根据出端延迟裕量最小，确定为出端这一侧最差时序路径，进而根据时钟端口确定入端，进而根据入端延迟裕量最小，得到最差时序路径在入端这一侧的最差时序路径。

在具体实施中，可以通过在现有的综合的数据库中使用常规工具命令去获取时序信息，所述时序信息中包含所述出端延迟裕量。进一步地，对于每个存储器，根据所述最差时序路径的出端延迟裕量对应的起始点的时钟端口，获取在同一时钟端口控制下的入端延迟裕量，即为所述最差时序路径的入端延迟裕量。

进一步地，所述入端延迟裕量用于指示数据进入所述存储器前的延迟裕量，且所述入端延迟裕量为建立时间检查对应的延迟裕量；所述出端延迟裕量用于指示数据离开所述存储器后的延迟裕量，且所述出端延迟裕量为建立时间检查对应的延迟裕量。

在本发明实施例中，通过设置入端延迟裕量为建立时间检查对应的延迟裕量，以及设置出端延迟裕量为建立时间检查对应的延迟裕量，可以与现有技术中的延迟裕量的确定方法保持一致性，降低研发复杂度。具体地，由于目前的综合工具只会优化建立时间，所以获取的入端延迟裕量以及出端延迟裕量均为建立时间检查对应的延迟裕量。

继续参照图2，在步骤S22的具体实施中，根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器。

进一步地，根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器的步骤可以包括：判断是否存在存储器在各种分析条件下均满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值；如果存在，则确定该存储器为待调整存储器；其中，所述第一裕量阈值小于等于第二裕量阈值。

具体地，在每种分析条件下，将同一存储器的出端延迟裕量和入端延迟裕量进行比较，并判断是否满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值。

以图3示出的N取值为3，M取值为4为例，如在一种具体实施例中，第一分析条件下，第二存储器与第三存储器满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值；在第二分析条件下，第二存储器与第四存储器满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值；在第三分析条件下，第二存储器、第三存储器与第四存储器满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值。

进而基于全部分析条件确定是否存在存储器在各种分析条件下均满足上述第一裕量阈值及第二裕量阈值的条件，如果存在，则确定该存储器为待调整存储器。

如在上述具体实施例中，仅第二存储器满足在第一分析条件、第二分析条件以及第三分析条件下均满足上述第一裕量阈值及第二裕量阈值的条件，则确定第二存储器为待调整存储器。

在本发明实施例中，通过判断是否存在存储器在各种分析条件下均满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值，选择待调整存储器，相当于仅对出端时序违例严重性较大或延迟裕量较小的存储器进行时钟延时调整，而对出端时序违例严重性较小或延迟裕量较大的存储器不予调整，有助于减小对芯片中其他器件的影响，避免影响芯片性能。

继续参照图2，在步骤S23的具体实施中，根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

进一步地，根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量的步骤可以包括：确定所述待调整存储器的最差时序路径的出端延迟裕量与入端延迟裕量之间的裕量差值；计算所述预设调整比例与所述裕量差值的乘积，以得到裕量乘积；根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量；其中，所述入端延迟裕量的一部分小于等于所述裕量乘积。

具体地，对于选择得到的待调整存储器，按照一定比例计算需要调整的延迟裕量，即裕量乘积为计算得到的值，进而对该计算值的至少一部分进行调整。

在本发明实施例中，确定裕量差值，采用预设调整比例与所述裕量差值的乘积，将所述待调整存储器所有时序路径的入端延迟裕量的至少一部分调整至出端延迟裕量，有助于根据具体情况确定适当的调整量，进一步提高延时调整的合理性和有效性。

更进一步地，所述预设调整比例可以选自30％～70％。

作为一个非限制性的例子，可以设置预设调整比例为40％～60％，例如为50％，从而使得在调整后，入端延迟裕量与出端延迟裕量相等，尽可能使得存储器以及后续连接的寄存器均具有足够的时间裕量。

更进一步地，可以采用时钟缓冲器实现本发明实施例的中的技术方案。

具体地，根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量的步骤可以包括：确定所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值；根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量；确定各个需要调整的时钟缓冲器的数量中的最小值，记为最小数量；在各种分析条件下，均减少所述待调整存储器的最小数量个时钟缓冲器，以实现将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

具体地，可以在每个分析条件下，计算得到需要采用的时钟缓冲器的数量，例如以裕量差值为500ps-0＝500ps，预设调整比例为50％为例，则裕量乘积为250ps。在第一分析条件下，每个时钟缓冲器的延时值为125ps，则需要2个时钟缓冲器；在第二分析条件下，每个时钟缓冲器的延时值为50ps，则需要5个时钟缓冲器；在第三分析条件下，每个时钟缓冲器的延时值为25ps，则需要10个时钟缓冲器。此时最小数值，即各个需要调整的时钟缓冲器的数量中的最小值为2个。进而在第一分析条件至第三分析条件下，均减少(如移除)所述待调整存储器的2个时钟缓冲器。

在本发明实施例中，通过对待调整存储器的一个或多个时钟缓冲器的数量进行调整，在各种分析条件下，均减少所述待调整存储器的最小数量个时钟缓冲器，实现将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，相当于在计算得到理论调整延时值之后，尽可能小幅度地进行时钟延时调整，有助于减小对其他分析条件下存储器性能影响，进一步避免影响芯片性能，并且采用减少时钟缓冲器的数量方式，调整成本较低、调整效率较高。

更进一步地，根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量的步骤可以包括：在各种分析条件下，分别计算所述裕量乘积与所述延时值的比值；对得到比值进行向下取整处理，以作为对应的分析条件下需要调整的时钟缓冲器的数量。

具体地，如果在前述具体实施例中，裕量乘积与所述时钟缓冲器的延时值无法整除，则可以采用向下取整的方式，尽可能减少移除时钟缓冲器的数量。

仍然以裕量差值为500ps-0＝500ps，预设调整比例为50％为例，则裕量乘积为250ps。如果在某一分析条件下，每个时钟缓冲器的延时值为100ps，则需要2.5个时钟缓冲器，也即无法整除，此时可以向下取整，即最小数值为2个。

可以理解的是，由于在后端布局布线时只能添加固定数量的时钟缓冲器，而不能根据场景去变化数量，如果采用向上取整，较为激进地取尽可能多的时钟缓冲器，则可能会在某个分析条件下出现时序违例。

在本发明实施例中，在各种分析条件下，分别计算所述裕量乘积与所述延时值的比值并进行向下取整处理，以作为对应的分析条件下需要调整的时钟缓冲器的数量，有机会进一步减小进行时钟延时调整的幅度，有助于进一步降低对其他分析条件下存储器性能影响，进一步避免影响芯片性能。

进一步地，所述存储器的时钟延时调整方法还包括确定实际调整的延时值的步骤。

具体地，所述存储器的时钟延时调整方法还可以包括：根据所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值与所述最小数量的乘积，确定所述待调整存储器在各种分析条件下的实际调整延时值。

仍然以裕量差值为500ps-0＝500ps，预设调整比例为50％为例，则裕量乘积为250ps。如果在某一分析条件下，每个时钟缓冲器的延时值为100ps，则向下取整后确定去除2个时钟缓冲器。此时可以根据时钟缓冲器的延时值为100ps以及最小数量2，确定所述待调整存储器在该分析条件下的实际调整延时值为100ps×2＝200ps。

在上述实施例中，实际调整延时值200ps小于裕量乘积250ps。也即调整的所述入端延迟裕量的一部分200ps小于等于所述裕量乘积。

在本发明实施例中，根据所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值与所述最小数量的乘积，确定所述待调整存储器在各种分析条件下的实际调整延时值，可以在确定理论调整延时值以及减小进行时钟延时调整的幅度的基础上，确定实际调整的情况。

进一步地，所述存储器的时钟延时调整方法还包括确定时序约束文件。

具体地，所述存储器的时钟延时调整方法还可以包括：在各种分析条件下，分别确定所述待调整存储器的最差时序路径的起始点的时钟端口；基于所述待调整存储器在各种分析条件下的实际调整延时值，以及所述时钟端口，确定在各种分析条件下的时序约束文件。

其中，所述时序约束文件是在芯片的设计过程中产生的。所述时序约束文件可以包括时序约束信息，所述时序约束信息是用于表征所述芯片的时序信息的文件。根据所述时序约束文件可以生成带时序信息的门级网表，进而可以根据所述门级网表对所述芯片进行门级仿真。

在本发明实施例中，基于所述待调整存储器在各种分析条件下的实际调整延时值，以及所述时钟端口，确定在各种分析条件下的时序约束文件，在综合工具优化过程中使用时序约束文件可以改变优化策略，优化芯片的综合性能。

在本发明实施例中，通过选择待调整存储器，进而将待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，有机会使得出端延迟裕量满足建立时间并且具有足够的时间裕量，从而减小位于存储器之后的下一器件误读的可能性，有效修正时序违例，提高通信准确性和芯片的综合性能。

参照图4，图4是本发明实施例中一种存储器的时钟延时调整装置的结构示意图。所述时钟延时调整装置可以包括：

最差时序路径确定模块41，用于针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；

待调整存储器确定模块42，用于根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；

延迟裕量调整模块43，用于根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

在本发明实施例中，通过选择待调整存储器，进而将待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量，有机会使得出端延迟裕量满足建立时间并且具有足够的时间裕量，从而减小位于存储器之后的下一器件误读的可能性，有效修正时序违例，提高通信准确性，进而提高芯片综合性能。

关于该存储器的时钟延时调整装置的原理、具体实现和有益效果请参照前文描述的关于存储器的时钟延时调整方法的相关描述，此处不再赘述。

本发明实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述方法的步骤。所述存储介质可以是计算机可读存储介质，例如可以包括非挥发性存储器(non-volatile)或者非瞬态(non-transitory)存储器，还可以包括光盘、机械硬盘、固态硬盘等。

具体地，在本发明实施例中，所述处理器可以为中央处理单元(centralprocessing unit，简称CPU)，该处理器还可以是其他通用处理器、数字信号处理器(digital signal processor，简称DSP)、专用集成电路(application specificintegrated circuit，简称ASIC)、现成可编程门阵列(field programmable gate array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

还应理解，本申请实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory，简称ROM)、可编程只读存储器(programmable ROM，简称PROM)、可擦除可编程只读存储器(erasable PROM，简称EPROM)、电可擦除可编程只读存储器(electricallyEPROM，简称EEPROM)或闪存。易失性存储器可以是随机存取存储器(random accessmemory，简称RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的随机存取存储器(random access memory，简称RAM)可用，例如静态随机存取存储器(staticRAM，简称SRAM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(synchronousDRAM，简称SDRAM)、双倍数据速率同步动态随机存取存储器(double data rate SDRAM，简称DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，简称ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，简称SLDRAM)和直接内存总线随机存取存储器(direct rambus RAM，简称DR RAM)。

本发明实施例还提供了一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述方法的步骤。所述终端包括但不限于手机、计算机、平板电脑等终端设备。

具体地，本申请实施例中的终端可以指各种形式的用户设备(user equipment，简称UE)、接入终端、用户单元、用户站、移动站、移动台(mobile station，简称MS)、远方站、远程终端、移动设备、用户终端、终端设备(terminal equipment)、无线通信设备、用户代理或用户装置。终端设备还可以是蜂窝电话、无绳电话、会话启动协议(Session InitiationProtocol，简称SIP)电话、无线本地环路(Wireless Local Loop，简称WLL)站、个人数字处理(Personal Digital Assistant，简称PDA)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备、车载设备、可穿戴设备，未来5G网络中的终端设备或者未来演进的公用陆地移动通信网络(Public Land Mobile Network，简称PLMN)中的终端设备等，本申请实施例对此并不限定。

在本申请实施例中，涉及到时钟偏差(Clock skew)，由于时钟到每个寄存器的路径延迟不一样，造成信号到达时钟引脚(clock pin)的时间也不一样，时钟信号到达不同寄存器的时间偏差称为时钟偏差，是衡量时钟树性能的重要参数，传统时钟树(Clock TreeSynthesis，CTS)的目的就是为了减小时钟偏差。

在本申请实施例中，涉及到有效偏差(Useful skew)，一般来说，偏差会恶化时序(timing)结果，但如果合理使用，偏差也可以起到修复时序的作用，可以向前面或者向后面调整比较充裕的时序路径借(borrow)时间来修正时序违例。

在本申请实施例中，涉及到时钟传播延迟(Latency)。主要指从时钟源到时序组件时钟输入端的延迟时间。它可以分为两个部分：时钟源***延迟(source latency)和时钟网络延迟(network latency)。

在本申请实施例中，涉及到建立时间(setup time)，触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。

在本申请实施例中，涉及到保持时间(hold time)，触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。

在本申请实施例中，涉及到延迟裕量(Slack)，通常用来表示设计是否满足时序要求。同样有建立时间延迟裕量和保持时间延迟裕量，如果延迟裕量的值为正，则表明设计可以满足建立时间/保持时间要求，反之不满足。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种存储器的时钟延时调整方法，其特征在于，包括以下步骤：

针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；

根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；

根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

2.根据权利要求1所述的存储器的时钟延时调整方法，其特征在于，所述入端延迟裕量用于指示数据进入所述存储器前的延迟裕量，且所述入端延迟裕量为建立时间检查对应的延迟裕量；

所述出端延迟裕量用于指示数据离开所述存储器后的延迟裕量，且所述出端延迟裕量为建立时间检查对应的延迟裕量。

3.根据权利要求1所述的存储器的时钟延时调整方法，其特征在于，根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器包括：

判断是否存在存储器在各种分析条件下均满足最差时序路径的出端延迟裕量小于第一裕量阈值，且入端延迟裕量大于等于第二裕量阈值；

如果存在，则确定该存储器为待调整存储器；

其中，所述第一裕量阈值小于等于第二裕量阈值。

4.根据权利要求1所述的存储器的时钟延时调整方法，其特征在于，根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量包括：

确定所述待调整存储器的最差时序路径的出端延迟裕量与入端延迟裕量之间的裕量差值；

计算所述预设调整比例与所述裕量差值的乘积，以得到裕量乘积；

根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量；

其中，所述入端延迟裕量的一部分小于等于所述裕量乘积。

5.根据权利要求4所述的存储器的时钟延时调整方法，其特征在于，所述预设调整比例选自30％～70％。

6.根据权利要求4所述的存储器的时钟延时调整方法，其特征在于，根据所述裕量乘积，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量包括：

确定所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值；

根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量；

确定各个需要调整的时钟缓冲器的数量中的最小值，记为最小数量；

在各种分析条件下，均减少所述待调整存储器的最小数量个时钟缓冲器，以实现将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

7.根据权利要求6所述的存储器的时钟延时调整方法，其特征在于，

根据所述裕量乘积与所述各种分析条件下的延时值，确定所述待调整存储器在各种分析条件下分别需要调整的时钟缓冲器的数量包括：

在各种分析条件下，分别计算所述裕量乘积与所述延时值的比值；

对得到比值进行向下取整处理，以作为对应的分析条件下需要调整的时钟缓冲器的数量。

8.根据权利要求6所述的存储器的时钟延时调整方法，其特征在于，还包括：

根据所述待调整存储器的一个或多个时钟缓冲器在各种分析条件下的延时值与所述最小数量的乘积，确定所述待调整存储器在各种分析条件下的实际调整延时值。

9.根据权利要求8所述的存储器的时钟延时调整方法，其特征在于，还包括：

在各种分析条件下，分别确定所述待调整存储器的最差时序路径的起始点的时钟端口；

基于所述待调整存储器在各种分析条件下的实际调整延时值，以及所述时钟端口，确定在各种分析条件下的时序约束文件。

10.一种存储器的时钟延时调整装置，其特征在于，包括：

最差时序路径确定模块，用于针对一个或多个存储器，在多种分析条件下，分别确定每个存储器的出端延迟裕量最小的时序路径，记为该存储器的最差时序路径，并确定所述最差时序路径的入端延迟裕量；

待调整存储器确定模块，用于根据所述最差时序路径的出端延迟裕量与入端延迟裕量，选择待调整存储器；

延迟裕量调整模块，用于根据预设调整比例，将所述待调整存储器所有时序路径的入端延迟裕量的一部分调整至出端延迟裕量。

11.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器运行时执行权利要求1至9任一项所述存储器的时钟延时调整方法的步骤。

12.一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，其特征在于，所述处理器运行所述计算机程序时执行权利要求1至9任一项所述存储器的时钟延时调整方法的步骤。

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