CN112630613A - 一种多层堆叠的环栅场效应晶体管沟道温度预测的方法 - Google Patents

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Abstract

本发明公开了一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,包括:步骤一:获取多层堆叠的环栅场效应晶体管的结构参数和热学参数;步骤二:基于有限元仿真工具,搭建第一类去嵌入结构;步骤三:提取各层沟道的结构热阻;步骤四:基于有限元仿真工具,搭建第二类去嵌入结构;步骤五:提取各层沟道间的耦合热阻;步骤六:基于热阻矩阵理论和热的线性叠加理论,使用牛顿迭代算法,预测多层堆叠的环栅场效应晶体管各层沟道的工作温度。本发明提出的温度预测方法纳入了各沟道间热耦合的实际情况,分离了多层堆叠的环栅场效应晶体管的材料热阻和耦合热阻,从而能精准地预测各层沟道的工作温度。

Description

一种多层堆叠的环栅场效应晶体管沟道温度预测的方法
技术领域
本发明属于集成电路技术领域,尤其涉及一种多层堆叠的环栅场效应晶体管沟道温度预测的方法。
背景技术
随着半导体工艺节点发展到深纳米级,堆叠式环栅场效应晶体管(Stacked Gate-All-Around Field-Effect Transistor,简称为GAAFAT)以其优秀的栅控能力,已成为5nm及以下工艺节点的主流器件。然而,受到三维结构的限制,以及低热导率材料的使用,GAAFET器件的散热能力下降,自热效应(Self-heating Effect)加剧。温度的升高会造成晶体管阈值电压漂移、开态电流的退化以及加剧器件的可靠性问题,并进一步影响整个电路的工作状态,因此如何精确提取GAAFET器件热阻和预测器件温度是亟待解决和完善的问题。
目前对于GAAFET器件热阻提取和温度预测的常用方法为,借助有限元仿真工具仿真获得GAAFET器件的峰值温度变化和总功率消耗,进而计算峰值温度变化和总功率效率的比值得到GAAFET器件的器件热阻。该种方法能够得到器件的平均热阻,但是忽略了由于堆叠式GAAFET器件沟道间严重的热耦合(thermalcoupling)作用,以及不同沟道散热路径的差异,难以准确地描述不同沟道的温度。
发明方法
本发明的目的是:为了准确地描述不同沟道的温度而提出的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,该方法能够准确地分离热耦合作用部分的热阻,在多栅器件中具有一定的适用性。
实现本发明目的的具体技术方案是:
一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,包括:
步骤一:获取多层沟道堆叠的环栅场效应晶体管的结构参数和热学参数,包括晶体管各区域的几何尺寸、堆叠沟道的数量、各区域材料的热导率、不同材料间的边界热阻及晶体管的热边界条件;
步骤二:基于有限元仿真工具,搭建用于提取环栅场效应晶体管结构热阻抽取的第一类去嵌入结构Si-Cha,a为沟道层的标号,a的取值为正整数且取值范围为1至m,m为堆叠沟道的数量,所述第一类去嵌入结构Si-Cha的第a层沟道的材料与多层沟道堆叠的环栅场效应晶体管沟道的材料相同,其余层沟道材料为绝缘体;
步骤三:基于有限元仿真工具,提取第一类去嵌入结构Si-cha中第a层沟道的结构热阻Rthaa
步骤四:搭建用于提取环栅场效应晶体管结构热阻抽取的第二类去嵌入结构Si-Chab,a和b均为沟道层的标号,a和b的取值均为正整数且a的取值范围为1至m-1,b的取值范围为2至m,m为堆叠沟道的数量,且a<b,所述第二类去嵌入结构Si-Chab中第a和b层沟道的材料与多层沟道堆叠的环栅场效应晶体管沟道的材料相同,其余层沟道材料均为绝缘体;
步骤五:基于有限元仿真工具,根据热的线性叠加理论,计算第a层和第b层沟道之间的耦合热阻Rcoab和Rcoba,其中,Rcoab为第b层沟道工作时造成的第a层沟道温度上升的耦合热阻,Rcoba为第a层沟道工作时造成的第b层沟道温度上升的耦合热阻;
步骤六:基于步骤三中提取的结构热阻Rthaa和步骤五中提取的耦合热阻Rcoab和Rcoba,基于热阻矩阵理论和热的线性叠加理论,使用牛顿迭代算法,预测环栅场效应晶体管各层沟道的工作温度。
本发明提出的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其所述第a层沟道的结构热阻Rthaa由第一类去嵌入结构Si-cha中第a层沟道的峰值温度和该层沟道流过的电流获得:
Rthaa=(Taa-a-Tamb)/(Ia-a×VDS)
其中,Taa-a为通过有限元仿真工具获得的第一类去嵌结构Si-cha中第a层沟道的峰值工作温度,Tamb为外界环境参考温度,Ia-a为第a层沟道中流过的电流,VDS为晶体管的漏极输入电压。
本发明提出的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其所述第a层和第b层沟道之间的耦合热阻Rcoab和Rcoba由第二类去嵌结构Si-chab中第a层沟道的峰值温度和流过的电流、第b层沟道的峰值温度和流过的电流获得:
Rcoab=(Taa-ab-Rthaa×Ia-ab×VDS-Tamb)/(Ib-ab×VDS)
Rcoba=(Tbb-ab-Rthbb×Ib-ab×VDS-Tamb)/(Ia-ab×VDS)
其中,Taa-ab和Tbb-ab分别为通过有限元仿真工具获得的第二类去嵌结构Si-chab中第a层沟道和第b层沟道的峰值工作温度,Tamb为外界环境参考温度,Ia-ab为第a层沟道中流过的电流,Ib-ab为第b层沟道中流过的电流,VDS为晶体管的漏极输入电压。
本发明提出的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其所述热阻矩阵理论和热的线性叠加理论由下式计算得到:
Figure BDA0002811647920000031
其中,T为m层堆叠的环栅场效应晶体管中第m层沟道的工作温度,P为第m层沟道的输入功率。
本发明提出的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其所述牛顿迭代算法流程为,首先,输入各沟道层的初始温度Tchm和输入功率Pm,m为堆叠沟道的数量,初始温度与外界环境温度Tamb相等;其次,在初始温度下计算多层堆叠的环栅场效应晶体管的结构热阻和耦合热阻,根据所述热阻矩阵理论和热的线性叠加理论,计算在第m层沟道的温度Tchm1;最后,判断Tchm1和Tchm0的差值是否均小于设置的阈值Tth,若差值小于Tth,则输出各层沟道的最终温度Tchm,且Tchm=Tchm1,若差值大于Tth,则分别将Tchm1的值赋给初始温度Tchm0,继续上述循环计算,直到Tchm1和Tchm0的差值均小于阈值Tth,输出各沟道层的最终温度Tchm,且Tchm=Tchm1
本发明提出的温度预测方法纳入了各沟道间热耦合的实际情况,分离了多层堆叠的环栅场效应晶体管的材料热阻和耦合热阻,从而能精准地预测各层沟道的工作温度。
附图说明
图1为本发明实施例三层堆叠的环栅场效应晶体管结构示意图;
图2为图1中A-A处截面图;
图3为本发明实施例第一类去嵌入结构Si-ch1截面示意图;
图4为本发明实施例第一类去嵌入结构Si-ch2截面示意图;
图5为本发明实施例第一类去嵌入结构Si-ch3截面示意图;
图6为本发明实施例中结构热阻与工作温度的关系示意图;
图7为本发明实施例第二类去嵌入结构Si-ch12截面示意图;
图8为本发明实施例第二类去嵌入结构Si-ch23截面示意图;
图9为本发明实施例第二类去嵌入结构Si-ch13截面示意图;
图10为本发明实施例中耦合热阻与工作温度的关系示意图;
图11为本发明中牛顿迭代算法的流程图;
图12为本发明实施例中各层沟道的峰值工作温度的TCAD仿真结果与温度模型牛顿迭代计算结果的关系示意图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
实施例
本实施例以垂直堆叠三层纳米片沟道为例。
本发明提出了一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,具体实施步骤如下:
步骤一:获取多层堆叠的环栅场效应晶体管的结构参数和热学参数。本发明中多层堆叠的环栅场效应晶体管的基本结构参数和使用的热学参数如表1及表2所示,所述多层堆叠的环栅场效应晶体管示意图如附图1和附图2所示;
表1:多层堆叠的环栅场效应晶体管基本结构参数
参数
栅极长度L<sub>G</sub> 12nm
纳米片沟道宽度W<sub>NS</sub> 40nm
纳米片沟道厚度T<sub>NS</sub> 5nm
侧墙长度L<sub>SP</sub> 5nm
纳米片间距PITCH 10nm
源/漏宽度L<sub>SD</sub> 13nm
等效氧化层厚度EOT 1nm
垂直堆叠沟道数量n 3
表2:多层堆叠的环栅场效应晶体管热学参数
Figure BDA0002811647920000041
Figure BDA0002811647920000051
步骤二:基于有限元仿真工具,搭建第一类去嵌入结构Si-ch1、Si-ch2、Si-ch3,如附图3至图5所示。与多层堆叠的环栅场效应晶体管相比,第一类去嵌入结构将多层堆叠的环栅场效应晶体管中某两个沟道的材料替换为绝缘体,目的为消除被替换沟道中的焦耳热效应。
步骤三:基于有限元仿真工具,分别提取第一类去嵌入结构Si-ch1、Si-ch2、Si-ch3中第1、2、3层沟道的结构热阻Rth11、Rth22、Rth33
基于有限元工具的仿真结果,保持栅极电压不变,在不同漏极VDS电压下分别提取第一类去嵌入结构Si-ch1、Si-ch2、Si-ch3中第1、2、3层沟道的电流I1-1、I2-2、I3-3及工作温度T11-1、T22-2、T33-3,以外界环境温度300K为参考值,根据以下公式计算结构热阻Rth11、Rth22、Rth33与工作温度的关系,
Rth11=(T11-1-300K)/(I1-1×VDS)
Rth22=(T22-2-300K)/(I2-1×VDS)
Rth33=(T33-3-300K)/(I3-1×VDS)
结构热阻与工作温度的关系如附图6所示。
步骤四:基于有限元仿真工具,搭建第二类去嵌入结构Si-ch12、Si-ch23、Si-ch13,如附图7至图9所示。与多层堆叠的环栅场效应晶体管相比,第二类去嵌入结构将多层堆叠的环栅场效应晶体管中某一个沟道的材料替换为绝缘体,目的为消除被替换沟道中的焦耳热效应。
步骤五:基于有限元仿真工具,根据第二类去嵌入结构Si-ch12、Si-ch23、Si-ch13,分别提取各层沟道间的耦合热阻Rco12、Rco21、Rco23、Rco32、Rco13、Rco31
基于有限元工具的仿真结果,保持栅极电压不变,在不同漏极VDS电压下分别抽取第二类去嵌入结构Si-ch12中第1层和第2层沟道的电流I1-12、I2-12及工作温度T11-12、T22-12,Si-ch23中第2层和第3层沟道的电流I2-23、I3-23及工作温度T22-23、T33-23及Si-ch13中第1层和第3层沟道的电流I1-13、I3-13及工作温度T11-13、T33-13,以外界环境温度300K为参考值,根据以下公式计算耦合热阻Rco12、Rco21、Rco23、Rco32、Rco13、Rco31与工作温度的关系,
Rco12=(T11-12-Rth11×I1-12×VDS-300K)/(I2-12×VDS)
Rco21=(T22-12-Rth22×I2-12×VDS-300K)/(I1-12×VDS)
Rco23=(T22-23-Rth22×I2-23×VDS-300K)/(I3-23×VDS)
Rco32=(T33-23-Rth33×I3-23×VDS-300K)/(I2-23×VDS)
Rco13=(T11-13-Rth11×I1-13×VDS-300K)/(I3-13×VDS)
Rco31=(T33-13-Rth33×I3-13×VDS-300K)/(I1-13×VDS)
耦合热阻与工作温度的关系如附图10所示。
步骤六:基于上述步骤中获得的结构热阻和耦合热阻,基于热阻矩阵理论和热的线性叠加理论,环栅场效应晶体管各层沟道的温度可由下式计算得到:
Figure BDA0002811647920000061
由于多层堆叠的环栅场效应晶体管的结构热阻和耦合热阻与工作温度密切相关,为了能够准确预测各层沟道的温度,本发明采用了牛顿迭代的方法计算各沟道特定输入功率下的最终峰值温度。
牛顿迭代的计算方法如附图11所示,首先,输入各沟道层的初始温度Tch10、Tch20、Tch30,且与外界环境温度300K相等;其次,在初始温度下计算多层堆叠的环栅场效应晶体管的结构热阻和耦合热阻,根据热阻矩阵理论和热的线性叠加理论,分别计算在第1、2、3层沟道输入功率为P1、P2、P3时的温度Tch11、Tch21、Tch31,并判断Tch11和Tch10、Tch21和Tch20及Tch31和Tch30的差值是否均小于设置的阈值Tth,本实施例中设置的阈值Tth为0.1K,若差值小于0.1K,则输出各层沟道的最终温度Tch1、Tch2、Tch3,且令Tch1=Tch11、Tch2=Tch21、Tch3=Tch31;若差值大于Tth,则分别将Tch11、Tch21、Tch31的值赋给Tch10、Tch20、Tch30,继续上述循环计算,直到Tch11和Tch10、Tch21和Tch20及Tch31和Tch30的差值均小于阈值0.1K,输出各沟道层的最终温度Tch1、Tch2、Tch3,且令Tch1=Tch11、Tch2=Tch21、Tch3=Tch31
多层堆叠的环栅场效应晶体管各层沟道的最终峰值温度的TCAD仿真值与温度模型牛顿迭代计算结果的关系如图12所示。

Claims (5)

1.一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其特征在于,包括:
步骤一:获取多层沟道堆叠的环栅场效应晶体管的结构参数和热学参数,包括晶体管各区域的几何尺寸、堆叠沟道的数量、各区域材料的热导率、不同材料间的边界热阻及晶体管的热边界条件;
步骤二:基于有限元仿真工具,搭建用于提取环栅场效应晶体管结构热阻抽取的第一类去嵌入结构Si-Cha,a为沟道层的标号,a的取值为正整数且取值范围为1至m,m为堆叠沟道的数量,所述第一类去嵌入结构Si-Cha的第a层沟道的材料与多层沟道堆叠的环栅场效应晶体管沟道的材料相同,其余层沟道材料为绝缘体;
步骤三:基于有限元仿真工具,提取第一类去嵌入结构Si-cha中第a层沟道的结构热阻Rthaa
步骤四:搭建用于提取环栅场效应晶体管结构热阻抽取的第二类去嵌入结构Si-Chab,a和b均为沟道层的标号,a和b的取值均为正整数且a的取值范围为1至m-1,b的取值范围为2至m,m为堆叠沟道的数量,且a<b,所述第二类去嵌入结构Si-Chab中第a和b层沟道的材料与多层沟道堆叠的环栅场效应晶体管沟道的材料相同,其余层沟道材料均为绝缘体;
步骤五:基于有限元仿真工具,根据热的线性叠加理论,提取第a层和第b层沟道之间的耦合热阻Rcoab和Rcoba,其中,Rcoab为第b层沟道工作时造成的第a层沟道温度上升的耦合热阻,Rcoba为第a层沟道工作时造成的第b层沟道温度上升的耦合热阻;
步骤六:基于步骤三中提取的结构热阻Rthaa和步骤五中提取的耦合热阻Rcoab和Rcoba,基于热阻矩阵理论和热的线性叠加理论,使用牛顿迭代算法,预测环栅场效应晶体管各层沟道的工作温度。
2.根据权利要求1所述的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其特征在于,所述第a层沟道的结构热阻Rthaa由第一类去嵌入结构Si-cha中第a层沟道的峰值温度和该层沟道流过的电流获得:
Rthaa=(Taa-a-Tamb)/(Ia-a×VDS)
其中,Taa-a为通过有限元仿真工具获得的第一类去嵌结构Si-cha中第a层沟道的峰值工作温度,Tamb为外界环境参考温度,Ia-a为第a层沟道中流过的电流,VDS为晶体管的漏极输入电压。
3.根据权利要求1所述的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其特征在于,所述第a层和第b层沟道之间的耦合热阻Rcoab和Rcoba由第二类去嵌结构Si-chab中第a层沟道的峰值温度和流过的电流、第b层沟道的峰值温度和流过的电流获得:
Rcoab=(Taa-ab-Rthaa×Ia-ab×VDS-Tamb)/(Ib-ab×VDS)
Rcoba=(Tbb-ab-Rthbb×Ib-ab×VDS-Tamb)/(Ia-ab×VDS)
其中,Taa-ab和Tbb-ab分别为通过有限元仿真工具获得的第二类去嵌结构Si-chab中第a层沟道和第b层沟道的峰值工作温度,Tamb为外界环境参考温度,Ia-ab为第a层沟道中流过的电流,Ib-ab为第b层沟道中流过的电流,VDS为晶体管的漏极输入电压。
4.根据权利要求1所述的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其特征在于,所述热阻矩阵理论和热的线性叠加理论由下式计算得到:
Figure FDA0002811647910000021
其中,Tm为m层堆叠的环栅场效应晶体管中第m层沟道的工作温度,Pm为第m层沟道的输入功率。
5.根据权利要求1所述的一种多层堆叠的环栅场效应晶体管沟道温度预测的方法,其特征在于,所述牛顿迭代算法流程为,首先,输入各沟道层的初始温度Tchm和输入功率Pm,m为堆叠沟道的数量,初始温度与外界环境温度Tamb相等;其次,在初始温度下计算多层堆叠的环栅场效应晶体管的结构热阻和耦合热阻,根据所述热阻矩阵理论和热的线性叠加理论,计算在第m层沟道的温度Tchm1;最后,判断Tchm1和Tchm0的差值是否均小于设置的阈值Tth,若差值小于Tth,则输出各层沟道的最终温度Tchm,且Tchm=Tchm1,若差值大于Tth,则分别将Tchm1的值赋给初始温度Tchm0,继续上述循环计算,直到Tchm1和Tchm0的差值均小于阈值Tth,输出各沟道层的最终温度Tchm,且Tchm=Tchm1
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114355997A (zh) * 2021-12-15 2022-04-15 广东亿嘉和科技有限公司 基于智能预测算法的红外相机的温控方法及***

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1106922A (zh) * 1994-02-08 1995-08-16 北京工业大学 砷化镓场效应晶体管沟道温度测试方法
US20020158276A1 (en) * 2001-04-27 2002-10-31 Masleid Robert P. FET circuit block with reduced self-heating
JP2007225505A (ja) * 2006-02-24 2007-09-06 Nec Corp トランジスタのチャネル温度、熱抵抗測定装置およびその測定方法
CN107797045A (zh) * 2017-09-13 2018-03-13 浙江大学 一种量测晶体管自热效应及沟道平均温度变化的方法
CN108363849A (zh) * 2018-01-31 2018-08-03 电子科技大学 一种热阻提取方法及***
CN110416311A (zh) * 2019-07-15 2019-11-05 华东师范大学 一种非对称沟道介质环场效应晶体管

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1106922A (zh) * 1994-02-08 1995-08-16 北京工业大学 砷化镓场效应晶体管沟道温度测试方法
US20020158276A1 (en) * 2001-04-27 2002-10-31 Masleid Robert P. FET circuit block with reduced self-heating
JP2007225505A (ja) * 2006-02-24 2007-09-06 Nec Corp トランジスタのチャネル温度、熱抵抗測定装置およびその測定方法
CN107797045A (zh) * 2017-09-13 2018-03-13 浙江大学 一种量测晶体管自热效应及沟道平均温度变化的方法
CN108363849A (zh) * 2018-01-31 2018-08-03 电子科技大学 一种热阻提取方法及***
CN110416311A (zh) * 2019-07-15 2019-11-05 华东师范大学 一种非对称沟道介质环场效应晶体管

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
LIU, RENHUA等: "A Vertical Combo Spacer to Optimize Electrothermal Characteristics of 7-nm Nanosheet Gate-All-Around Transistor", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *
侯宪春,等: "SiC基HEMTs器件的沟道温度热仿真", 《佳木斯大学学报(自然科学版)》 *
李晓,等: "双沟道脊波导InGaAsP/InGaAsP半导体激光器的温度分布仿真", 《半导体技术》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114355997A (zh) * 2021-12-15 2022-04-15 广东亿嘉和科技有限公司 基于智能预测算法的红外相机的温控方法及***

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Publication number Publication date
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Shrivastava et al. Physical insight toward heat transport and an improved electrothermal modeling framework for FinFET architectures
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Zhang et al. Investigation on thermo-mechanical responses in high power multi-finger AlGaN/GaN HEMTs
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