CN112614537B - 协议检测器、时钟寄存缓冲器、存储器和内存模组 - Google Patents

Abstract

本申请提供一种协议检测器、时钟寄存缓冲器、存储器和内存模组，该协议检测器包括：分析电路，用于接收待测电路的待测命令；配置寄存器，连接所述分析电路，用于配置所述待测命令的测试基准信息；命令缓存电路，连接所述分析电路，用于缓存所述待测命令和参考时钟；其中，所述分析电路依据所述参考时钟，验证所述待测命令是否符合所述测试基准信息的限制条件。本申请以低成本方式解决内存在高速时钟模式下的测试成本高、测试难度大、测试时间长等问题。

Description

协议检测器、时钟寄存缓冲器、存储器和内存模组

技术领域

本申请涉及内存技术领域，具体而言，涉及一种协议检测器、时钟寄存缓冲器、存储器和内存模组。

背景技术

DDR5 SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机访问存储器，简称“SDRAM”)是第五代双倍数据速率同步动态随机内存芯片颗粒，其IO接口电压降低，接口速率大幅提高，内存容量更大，接口信号减少，因而能够提供低功耗，高带宽，高容量的内存***。DDR5上使用一根CS(片选信号线)和14根CA(地址控制命令线)线共计15根CA线，通过减少13根CA线来减少IO接口数量和布线资源，进而减少信号串扰和节省功耗进而提高信号传输速度。

RDIMM是由SDRAM颗粒阵列和RCD(Register Clock Driver，时钟寄存缓冲器)颗粒构成，SDRAM的CA线和RCD的QCA输出相连接，而RCD的地址输入为了节省功耗和提高速率减少为SDRAM的CA信号线宽度的一半，即7根CA线。SDRAM的CA信号是以SDR速率传输数据，而RCD的CA输入有两种模式，一种DDR方式传输，一种是SDR方式传输，其和SDRAM相连的QCA输出是固定SDR数据传输。RCD的输入CA在DDR方式工作时，称之为DDR模式，对应SDRAM是工作在1N模式，即SDRAM每个时钟周期都采样CA数据，而RCD在每个时钟周期上升沿和下降沿采样两次CA输入。当RCD的CA只在时钟上升沿采样时，称之为SDR模式，对应SDRAM是工作在2N模式，即SDRAM每两个时钟周期采样一次CA数据，而RCD在每个时钟周期上升沿采样CA输入，两个上升沿的共计14位CA采样通过QCA传输给SDRAM。

由于DDR5 RCD设计计划支持最低1600MHz的工作时钟，最高4200MHz的工作时钟，那么在CADDR模式下，CA的传输速率范围是3200MHz，最高是8400Mhz。DRAM在1N模式下CA速率范围是最低1600MHz，最高是4200Mhz，在2N模式下，CA传输速率最低是800MHz，最高是2100MHz。RCD和DRAM的CA总线在如此高速率下传输，不仅给设计带来困难，也为芯片测试工作带来了极大挑战。

发明内容

本申请实施例的目的在于提供一种协议检测器、时钟寄存缓冲器、存储器和内存模组，实现对待测电路的命令时序合规检测。

本申请实施例第一方面提供了一种协议检测器，包括：分析电路，用于接收待测电路的待测命令；配置寄存器，连接所述分析电路，用于配置所述待测命令的测试基准信息；命令缓存电路，连接所述分析电路，用于缓存所述待测命令和参考时钟计数值信息；其中，所述分析电路依据所述参考时钟计数，验证所述待测命令是否符合所述测试基准信息的限制条件。

于一实施例中，所述配置寄存器包括：基准寄存器，连接所述分析电路，用于配置不同类型的所述待测命令之间的第一时序规则。

于一实施例中，所述分析电路用于，验证不同类型的所述待测命令之间的第一时序信息是否符合所述第一时序规则，并在所述第一时序信息不符合所述第一时序规则时，发出警示信息。

于一实施例中，所述基准寄存器，还用于配置同类型的所述待测命令的第二时序规则。

于一实施例中，所述分析电路用于，验证同类型的所述待测命令之间的第二时序信息是否符合所述第二时序规则，并在所述第二时序信息不符合所述第二时序规则时，发出警示信息。

于一实施例中，所述第二时序规则还包括：同类命令的相邻两次所述待测命令之间的最大间隔时间、指定区间内的最小和/或最大命令个数。

于一实施例中，所述第二时序规则包括：同类命令在所述待测电路的非自刷新状态下，相邻两次待测命令之间的间隔时间小于或者等于期望间隔时间的预设倍数，并且每10个所述期望间隔时间内，同类命令的个数大于或等于8。

于一实施例中，所述配置寄存器还包括：状态寄存器，连接所述分析电路，用于记录所述分析电路的检测结果状态，所述检测结果状态包括：所述待测命令的错误时刻点和命令类型。

本申请实施例第二方面提供了一种时钟寄存缓冲器，包括：多个信号处理通道，其中每个所述信号处理通道包括：本申请实施例第一方面及其任一实施例的协议检测器；以及寄存器流水线，连接所述协议检测器，用于给出待测电路的信号缓冲指定时钟周期数。

于一实施例中，还包括：控制字状态机，用于配置所述时钟寄存缓冲器的时序、输入输出使能以及模拟电路参数。

于一实施例中，还包括：控制输出电路，连接所述控制字状态机和所述寄存器流水线。

于一实施例中，还包括：片选信号处理电路，连接所述控制字状态机。

于一实施例中，还包括：第一采样电路，连接所述寄存器流水线。

本申请实施例第三方面提供了一种存储器，包括：本申请实施例第一方面及其任一实施例的协议检测器；以及第二采样电路，用于采集待测信号；译码控制电路，分别连接所述第二采样电路和所述协议检测器，用于将所述待测信号进行译码后，向所述协议检测器提供待测命令。

于一实施例中，还包括：存储阵列，连接所述译码控制电路。

于一实施例中，还包括：训练电路，连接所述译码控制电路，用于对所述待测信号进行训练。

于一实施例中，还包括：接口电路，连接所述存储阵列；模式寄存器，分别连接所述接口电路和所述译码控制电路。

本申请实施例第四方面提供了一种内存模组，包括：本申请实施例第二方面及其任一实施例的时钟寄存缓冲器。

本申请实施例第五方面提供了一种内存模组，包括：本申请实施例第三方面及其任一实施例的存储器。

本申请实施例第六方面提供了一种内存模组，包括：本申请实施例第二方面及其任一实施例的时钟寄存缓冲器和本申请实施例第三方面及其任一实施例的存储器。

本申请提供的协议检测器、时钟寄存缓冲器、存储器和内存模组，分析电路，依据命令缓存电路缓存的参考时钟，对接收到的待测电路的待测命令进行验证，验证其是否符合配置寄存器配置的测试基准信息的限制条件，进而实现对待测电路的功能测试，进而验证待测电路的功能完善性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请一实施例的协议检测器的电路结构示意图；

图2为本申请一实施例的时钟寄存缓冲器的电路结构示意图；

图3为本申请一实施例的存储器的电路结构示意图；

图4为本申请一实施例的内存模组的结构示意图；

图5为本申请一实施例的内存模组的结构示意图；

图6为本申请一实施例的内存模组的结构示意图。

附图标记：

1-协议检测器，11-分析电路，12-配置寄存器，121-基准寄存器，122-状态寄存器，13-命令缓存电路，2-时钟寄存缓冲器，Ch0-第一通道，Ch1-第二通道，21-寄存器流水线，22-控制字状态机，23-控制输出电路，24-片选信号处理电路，25-第一采样电路，3-存储器，31-第二采样电路，32-译码控制电路，33-存储阵列，34-训练电路，35-接口电路，36-模式寄存器，400-内存模组，500-内存模组，600-内存模组。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了清楚的描述本实施例的方案，现将涉及的名词定义如下：

DDR：Double Data Rate，双倍速率，即时钟上升和下降沿都传输数据。

SDR：Single Data Rate，只在时钟上升沿或者下降沿传输数据。

DRAM：Dynamic Random Access Memory，动态随机存取存储器。

SDRAM：Synchronous Dynamic Random Memory，同步动态随机存储器。

DDR5：DDR5 SDRAM的简写，即第五代双倍速率同步动态随机存储器。

RCD：Register Clock Driver，时钟寄存缓冲器。

MC：Memory Controller，内存控制器。

DIMM：Dual In-line Memory，内存模组。

RDIMM：Register DIMM，寄存器内存模组，是一种用RCD来进行CA信号缓冲的DIMM。

UDIMM，Un-buffer DIMM，无缓冲内存模组。

LRDIMM，Load Reduced DIMM，低负载内存模组。

MR：Mode Register，模式寄存器。

MRR：Mode Register Read，模式寄存器读命令。

SR：Self-Refresh，自刷新。

SRX：Self-Refresh Exit，自刷新退出。

CS：片选信号。

CA：Control and Address，地址控制信号线。

PDE：Power Down Entry，接口掉电模式进入。

PDX：Power Down Exit，接口掉电模式退出。

DQ：SDRAM数据信号线。

DQS：SDRAM数据选通信号线，为差分信号，DQ Strobe。

Active：激活。

Pre-charge：预充电。

RANK：存储阵列。

Bank：块。

Bank Group：块组。

Row：行，Active命令只能激活一个Bank内任意一个Row，可称为打开一个页面。

Col：Column，列。

FAW：Four Active Window，四激活命令窗口。

1N模式：1N Mode，CA在每个时钟周期都采样。

2N模式：2N Mode，CA在每两个时钟周期采样一次。

DFE：Decision Feedback Equalizer，判决前馈滤波器。

Stability：稳健性。

请参看图1，其为本申请一实施例的协议检测器1，包括：分析电路11、配置电路和命令缓存电路13，其中：

分析电路11，用于接收待测电路的待测命令。待测电路可以是内存控制器或者RCD。待测命令可以是每个Rank的SRX命令序列，也可以是每个Bank的ACT命令、Read读命令、Write写命令、Pre-charge预充电命令、Refresh刷新命令中的一个或多个，可以是RFM命令、DRAM的PDE命令、PDX命令、SRE命令、MPC命令、MRW命令、MRR命令、ZQCAL命令中的一个或多个。

配置寄存器12，连接分析电路11，配置寄存器12可以是具备不同功能的寄存器阵列，用于响应配置指令，以及配置待测命令的测试时序基准信息。测试时序基准信息可以基于规格书中待测电路的限定规则设定，比如在不同频率模式下，寄存器阵列中各参数寄存器需要配置不同的计算值。

命令缓存电路13，连接分析电路11，用于缓存待测命令和参考时钟。命令缓存电路13可以包括时钟计数器，时钟计数器用于提供接收命令时的计数时钟值，于一实施例中，时钟计数器可以是模为可选的4096的计数器，用于所缓存最近的时间深度为4096内的待测命令的并且可以用于在测试出错后，由测试机读取命令进行分析。

其中，分析电路11依据命令缓存电路13提供的参考时钟，验证接收到的待测命令是否符合配置寄存器12中配置的测试时序基准信息的要求，比如分析电路11可以验证待测电路的如下内容：

1)对每个Rank执行DDR5RCD或者SDRAM的SRX命令序列完整性检查。

2)对每个Bank的ACT，Read，Write，Pre-charge，Refresh,RFM时序检查。

3)对DRAM的PDE,PDX,SRE,MPC，MRW，MRR，ZQCAL命令的时序检查。

4)对tFAW时序参数进行检查，检查配置的时间窗口内ACT命令个数不超过4。

5)分析电路11不仅可以对所有DRAM命令进行时序检查，还可以对DRAM读写进行协议功能检查。比如当读写到一个未执行激活命令的Bank时，可以报错，或者激活到一个已经被激活的Bank时，也可以报错。

6)此外，若在RCD内，还可以执行各Rank之间读写命令切换间隔的时序检查。

7)也可以对REF，MRR4，MRR46，MRR47，DQS run Oscillator命令的最大间隔和规定时间内的次数检查。

于一实施例中，配置寄存器12可以包括：基准寄存器121，连接分析电路11，用于配置不同类型的待测命令之间或相同类型的待测命令之间的第一时序规则，待测命令可以是不同类型或者相同类型的多个命令。在实际测试场景中，在检查待测电路的某项功能是否正常时，往往需要同时检查多种类型命令的时序，比如，在对每一个Bank的时序功能进行检查时，需要对每个Bank记录的每一个ACT命令、PRE命令、Read读命令、Write写命令等不同类型的多个命令进行时序检查，根据当前Bank中Page的状态和已被ACT的Page页面地址，检查读写命令是否被允许。因此，基准寄存器121可以配置上述不同类型待测命令之间的时序基准，即第一时序规则。第一时序规则可以基于规格书中待测电路的时序原则进行设定。

于一实施例中，分析电路11用于验证不同类型的待测命令之间的第一时序信息是否符合第一时序规则，并在第一时序信息不符合第一时序规则时，记录错误类型并发出警示信息。比如，在对每一个Bank的时序功能进行检查时，需要对每个Bank获取第一时序信息，即对每个Bank记录每一个ACT命令、PRE命令、Read读命令、Write写命令的时钟计数值，并记录当前Bank的ACT或者PRE状态以及ACT的Page地址，以基于第一时序规则判断读写命令是否允许发出。只有在上述待测命令都符合第一时序规则时，该Bank的时序功能才算是符合规格书要求。并在第一时序信息不符合第一时序规则时报错，并发出警示信息。

于一实施例中，基准寄存器121，还用于配置同类型的待测命令的第二时序规则。此处待测命令可以是同类型的一个或多个命令。在实际集成电路测试场景中，对于某些特殊命令，除了检查该类命令和其他不同类型命令之间的时序之外，还需要检查该类命令和下一个同类命令的间隔时间是否符合要求，而这个间隔时间在内存规格书中要求是若干微秒甚至几十毫秒或者几百毫秒级。如REF要求命令间隔是微秒级；ZQCAL校准命令、DQS runOscillator、MRR46、MRR47、MRR4同类命令间隔要求是百毫秒级。因此第二时序规则可以是基于内存规格书设定的同类型待测命令之间的间隔时间的基准规则。

于一实施例中，第二时序规则还包括：同类命令的相邻两次待测命令之间的最大间隔时间、指定区间内的最小和/或最大命令个数。比如，对于REFab命令，可以设定其第二时序规则为：假设一个刷新窗口时间为tREFI，相邻两个REFab命令的最大间隔是5*tREFI，每个tREFI窗口最大允许5个REFab命令，每10个tREFI时间内，最小REFab命令个数是6。

于一实施例中，第二时序规则包括：同类命令在待测电路的非自刷新状态下，相邻两次待测命令之间的间隔时间小于或者等于期望间隔时间的预设倍数，此处预设倍数可以是2。并且可以包括指定区间内的最小和/或最大命令个数。比如对于ZQCAL命令、DQS runOscillator命令、MRR46命令、MRR47命令、MRR4命令的间隔时间是百毫秒级的。在命令缓冲电路中使用微秒或者毫秒的参考时钟计数，同类命令在非SR状态下，命令间隔时间小于或等于期望间隔时间的2倍，每10个期望间隔时间内，同类命令个数大于或等于8个。

于一实施例中，基准寄存器121也可是寄存器阵列，比如可以设置有使能寄存器、最大间隔配置寄存器12、指定区间内最小命令个数配置寄存器12等，来实现对测试基准信息的配置。测试基准信息包括该第一时序规则以及第二时序规则。

于一实施例中，分析电路11用于验证同类型的待测命令之间的第二时序信息是否符合第二时序规则，并在第二时序信息不符合第二时序规则时，记录错误结果信息并发出警示信息。

于一实施例中，配置寄存器12还包括：状态寄存器122，连接分析电路11，用于记录分析电路11的检测结果状态，检测结果状态包括：待测命令的错误时刻点和错误类型，错误类型包含命令类型和错误规则类型。为了在测试出错后及时保存测试结果，可以通过状态寄存器122的配置，在待测命令时序出错时，经过预设时钟周期后停止工作。并根据状态寄存器122的配置，保存历史测试记录，比如记录命令数据、相对间隔时间和错误状态等数据，以供后续测试设备读取。

于一实施例中，状态寄存器122可以是寄存器阵列，寄存器类型可以是可设置出错时刻点的寄存器、可设置出错命令类型的寄存器等等。

于一实施例中，状态寄存器122读写访问可以通过待测电路上的I3C接口执行，或者通过带内方式以地址扩展寻址模式来写配置，比如可以通过待测电路的CS、CA接口配置寄存器12进行数据读写访问。

于一实施例中，为了在测试出错后及时通知上位机，协议检测器1可以设置有报警接口，比如Alert引脚，用以实现在协议检查出错后，通过Alert引脚输出定长宽度的低电平或者长低电平信号、或者高低脉冲信号告知上位机。

上述协议检测器1，依据命令缓存电路13缓存的参考时钟，对接收到的待测电路的待测命令进行验证，验证其是否符合配置寄存器12配置的测试基准信息的限制条件，进而实现对待测电路的功能测试，进而保障待测电路的功能完善性。

上述协议检测器1，可以是支持DDR5协议测试的SDRAM颗粒或者测试芯片，或者是由实现协议测试功能的SDRAM颗粒构成或者测试芯片构成的测试型UDIMM，该测试型UDIMM除了支持正常的UDIMM数据读写功能外，还可以在正常工作中进行DDR5协议分析检查，从而实现对内存控制器协议测试和物理信号接收测试，如测试内存控制器发送的物理信号经过电路板后质量是否满足SDRAM输入要求和控制器发送命令时序是否合规。也可以是支持DDR5 RCD和SDRAM协议测试功能的RCD芯片，或者由测试型RCD芯片构成的测试型RDIMM模组，该测试功能RCD芯片或者测试模组可用来测试内存控制器发送命令是否遵循DDR5RDIMM模组协议，可以测试控制器发送命令时序是否合规以及内存控制器物理接口输出信号质量是否达标。

请参看图2，其为本申请实施例的时钟寄存缓冲器2，可以应用于DDR5RCD芯片中，包括：多个信号处理通道，以两个CA寄存转发通道为例，分别为第一通道Ch0和第二通道Ch1，其中第一通道Ch0和第二通道Ch1共享PLL电路，PLL电路产生两个CA寄存转发通道的参考时钟，并作为两个通道驱动，给待测电路的输出差分时钟源，PLL电路输入是外部输入的一对差分时钟。第一通道Ch0与第二通道Ch1可以是完全相同的电路结构功能，分别对应两个通道接口信号，可以实现DDR5 RCD规格书中所有功能。其中每个信号处理通道包括：如上述实施例中如图1所示的协议检测器1，以及寄存器流水线21，寄存器流水线21连接协议检测器1，用于给出待测电路的信号缓冲指定时钟周期数。以第一通道Ch0为例，进一步详细描述如下：

于一实施例中，第一通道Ch0还包括：控制字状态机22，用于配置时钟寄存缓冲器2的时序、输入输出使能以及模拟电路参数。控制字状态机22中可以设置寄存器和控制逻辑，其寄存器可以通过I3C接口或者带内接口方式配置，以配置RCD的输出时序、输入输出IO使能以及调整模拟电路参数配置。

于一实施例中，还包括：控制输出电路23，连接控制字状态机22和寄存器流水线21。

于一实施例中，控制输出电路23可以包括QA/BCA接口，是控制QCA的输出电路，其接口输出参数可以为：QACA[13:0]，QBCA[13:0]。

于一实施例中，控制输出电路23可以包括QACS/QBCS接口，是控制QCS的输出电路，其接口输出参数可以为：QACS[1:0]，QBCS[1:0]。

于一实施例中，控制输出电路23可以包括QCK接口，是控制QCK的输出电路，其接口输出参数可以为：QxCK_t，QxCK_c。

于一实施例中，还包括：BCOM接口电路，可被LRDIMM内存条使用。协议检测器1可以在RCD内实现命令采样，可以不对采样命令存储，而是通过利用新增总线或者现有接口(如BCOM接口电路)将采样命令发送给测试机，发送时附上时间戳，空闲时也发送时间戳标记，以作为相对间隔时间标记，测试机根据收到的时间戳标记和收到的命令相对间隔时间信息，可以计算出该命令的绝对时间，由测试机根据当前工作模式和时序信息对这些命令和时间信息进行协议检查。

于一实施例中，还包括：片选信号处理电路24，连接控制字状态机22。片选信号处理电路24可以执行CS处理逻辑，是可以通过带内接口方式访问控制字状态机22的接口电路。

于一实施例中，还包括：I3C接口电路。

于一实施例中，还包括：第一采样电路25，连接寄存器流水线21。采样电路可以包括：DCA/DPA采样器和DCS采样器。

上述时钟寄存缓冲器2，通过在DDR5 RCD内实现协议检测器1，以低成本方式解决DDR5 RDIMM在高速时钟模式下的测试成本高、测试难度大、测试时间长的问题。可以在工作模式实时测试，在不使用时候，可以关掉电源供电以避免浪费功耗。可以根据输入命令和采样命令比对实现对DDR5 RCD的CA输入信号质量和功能测试。可以实现对输入命令的缓冲，比如在一定的时钟窗口内缓冲所有接收命令，并在新接收命令时对当前命令和历史命令进行时序检查，以判断内存控制器发送命令是否违反DDR5协议，可以测试MPC命令是否违反DDR5时序协议。也可以只使能部分功能，如仅仅测试SRX时序，或仅仅测试刷新命令自身和其他命令的时序，或者仅仅测试RANK读写切换，同RANK读写切换时序是否合乎配置。

上述时钟寄存缓冲器2包括如图1所示的协议检测器1，因此具备上述协议检测器1的所有有益效果，此处不再赘述。

请参看图3，其为本申请一实施例的存储器3，可以应用于SDRAM芯片颗粒中，包括：如上述实施例中图1所示的协议检测器1，以及第二采样电路31和译码控制电路32，其中：

第二采样电路31可以包括DCA采样器和DCS采样器，用于采集待测信号。译码控制电路32分别连接第二采样电路31和协议检测器1，用于将待测信号进行译码后，向协议检测器1提供待测命令。

于一实施例中，还包括：存储阵列33，连接译码控制电路32，其中配置有相关读写刷新逻辑。

于一实施例中，还包括：训练电路34，连接译码控制电路32，用于对待测信号进行训练。其中配置有DCS合DCA训练逻辑。

于一实施例中，还包括：接口电路35，连接存储阵列33。模式寄存器36，分别连接接口电路35和译码控制电路32。

于一实施例中，还包括：I3C接口，用于新增的内部寄存器的读写，I3C接口可以复用DDR5的测试引脚LBDQ，LBDQS。

于一实施例中，还包括：普通SDRAM颗粒已有的逻辑电路如：DLL电路。

上述存储器3，内部设置有协议检测器1，在实际使用过程中，可以关掉协议检测器1，作为普通SDRAM颗粒工作，也可以在提供正常存储功能的同时打开协议检测器1的测试功能。

上述存储器3包括如图1所示的协议检测器1，因此具备上述协议检测器1的所有有益效果，此处不再赘述。

请参看图4，其为本申请一实施例的一种内存模组，可以应用于DIMM内存中，包括：如上述实施例中图2所示的时钟寄存缓冲器2，因此具备上述时钟寄存缓冲器2的原有功能和新增协议测试等功能，此处不再赘述。

请参看图5，其为本申请一实施例的一种内存模组，可以应用于DIMM内存中，包括：如上述实施例中图3所示的存储器3，因此具备上述存储器3的所有原有功能和新增协议测试等功能，此处不再赘述。

请参看图6，其为本申请一实施例的一种内存模组，可以应用于DIMM内存中，包括：如上述实施例中图2所示的时钟寄存缓冲器2和上述实施例中图3所示的存储器3，因此具备上述时钟寄存缓冲器2和存储器3的所有有益效果，此处不再赘述。

于一实施例中，采用上述SDRAM颗粒的DIMM既可以提供正常存储功能，也可以支持测试CA协议功能。对于不支持存储的测试芯片，可以替换DIMM上的ECC(Error Checkingand Correcting，错误检查和纠正)颗粒，用来作为测试DIMM，此时，控制器在对数据读写时工作在非ECC模式(X8颗粒DIMM)或者X4的ECC模式(X4颗粒DIMM)。

虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (19)

1.一种协议检测器，其特征在于，包括：

分析电路，用于接收待测电路的待测命令；

配置寄存器，连接所述分析电路，用于配置所述待测命令的测试基准信息；

命令缓存电路，连接所述分析电路，用于缓存所述待测命令和参考时钟计数信息；

其中，所述分析电路依据所述命令和相应参考时钟计数信息，验证所述待测命令是否符合所述测试基准信息的限制条件。

2.根据权利要求1所述的协议检测器，其特征在于，所述配置寄存器包括：

基准寄存器，连接所述分析电路，用于配置不同类型的所述待测命令之间的第一时序规则。

3.根据权利要求2所述的协议检测器，其特征在于，

所述分析电路用于，验证不同类型的所述待测命令之间的第一时序信息是否符合所述第一时序规则，并在所述第一时序信息不符合所述第一时序规则时，记录错误类型并发出警示信息。

4.根据权利要求2所述的协议检测器，其特征在于，

所述基准寄存器，还用于配置同类型的所述待测命令的第二时序规则。

5.根据权利要求4所述的协议检测器，其特征在于，

所述分析电路用于，验证同类型的所述待测命令之间的第二时序信息是否符合所述第二时序规则，并在所述第二时序信息不符合所述第二时序规则时，发出警示信息。

6.根据权利要求5所述的协议检测器，其特征在于，所述第二时序规则还包括：

同类命令的相邻两次所述待测命令之间的最大间隔时间、指定区间内的最小和/或最大命令个数。

7.根据权利要求1所述的协议检测器，其特征在于，所述配置寄存器还包括：

状态寄存器，连接所述分析电路，用于记录所述分析电路的检测结果状态，所述检测结果状态包括：所述待测命令的错误时刻点和命令类型。

8.一种时钟寄存缓冲器，其特征在于，包括：多个信号处理通道，其中每个所述信号处理通道包括：如权利要求1至7中任一项所述的协议检测器；以及

寄存器流水线，连接所述协议检测器，用于给出待测电路的信号缓冲指定时钟周期数。

9.根据权利要求8所述的时钟寄存缓冲器，其特征在于，还包括：

控制字状态机，用于配置所述时钟寄存缓冲器的时序、输入输出使能以及模拟电路参数。

10.根据权利要求9所述的时钟寄存缓冲器，其特征在于，还包括：

控制输出电路，连接所述控制字状态机和所述寄存器流水线。

11.根据权利要求9所述的时钟寄存缓冲器，其特征在于，还包括：

片选信号处理电路，连接所述控制字状态机。

12.根据权利要求8所述的时钟寄存缓冲器，其特征在于，还包括：

第一采样电路，连接所述寄存器流水线。

13.一种存储器，其特征在于，包括：如权利要求1至7中任一项所述的协议检测器；以及

第二采样电路，用于采集待测信号；

译码控制电路，分别连接所述第二采样电路和所述协议检测器，用于将所述待测信号进行译码后，向所述协议检测器提供待测命令。

14.根据权利要求13所述的存储器，其特征在于，还包括：

存储阵列，连接所述译码控制电路。

15.根据权利要求13所述的存储器，其特征在于，还包括：

训练电路，连接所述译码控制电路，用于对所述待测信号接口时序进行训练。

16.根据权利要求14所述的存储器，其特征在于，还包括：

接口电路，连接所述存储阵列；

模式寄存器，分别连接所述接口电路和所述译码控制电路。

17.一种内存模组，其特征在于，包括：如权利要求8至12中任一项所述的时钟寄存缓冲器。

18.一种内存模组，其特征在于，包括：如权利要求13至16中任一项所述的存储器。

19.一种内存模组，其特征在于，包括：如权利要求8至12中任一项所述的时钟寄存缓冲器和如权利要求13至16中任一项所述的存储器。

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