CN112599157A

CN112599157A - 三维存储器及其编程方法

Info

Publication number: CN112599157A
Application number: CN202011495919.4A
Authority: CN
Inventors: 刘红涛; 靳磊; 黄莹; 蒋颂敏; 黄德佳
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-12-17
Filing date: 2020-12-17
Publication date: 2021-04-02
Anticipated expiration: 2040-12-17
Also published as: CN112599157B

Abstract

本发明涉及一种三维存储器及其控制方法。所述三维存储器包括多个存储串，每个所述存储串中包括多个存储单元，该三维存储器的编程方法包括：利用第一验证电压对所述多个存储单元中的第一存储单元进行第一编程；利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程；以及利用所述第二验证电压对所述第一存储单元进行第二编程；其中，所述第一验证电压小于所述第二验证电压。本发明的三维存储器及其编程方法，增加了第一存储单元的第一编程和第二编程之间的时间间隔，在这段时间内，第一存储单元中位于浅能级的电荷泄露掉，使得经过第二编程之后的电荷更多地位于深能级，从而可以减小快速电荷损失导致的读取窗口变小。

Description

三维存储器及其编程方法

技术领域

本发明涉及集成电路的制造领域，尤其涉及一种三维存储器及其编程方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。3D NAND闪存是一种三维存储器件，其中包括大量的存储单元。图1A是一种3D NAND闪存的存储单元的结构示意图。存储单元的结构一般从沟道101到栅分为导电层110、隧穿层120、存储层130和阻挡层140，如图1A所示。在写入数据时，电荷在强电场的作用下从导电层110穿过隧穿层120注入到存储层130。存储层130中有大量的陷阱，电荷被束缚在陷阱中，陷阱的能级越深，电荷的保存特性越好。然而实际中，陷阱的能级有深有浅，浅能级的陷阱的电荷保存特性比较差，容易造成电荷泄露。还有一些电荷，如图1A中所示的电荷102，在写入时被束缚在隧穿层120的陷阱中，这里的保存特性较差，在编程结束的短时间内电荷102就会脱离隧穿层120而重新回到导电层，从而导致阈值电压往低漂移。

图1B是由于快速电荷损失导致的阈值漂移示意图。该示意图以包括16个不同的编程态QLC技术为例。其中，横轴为阈值电压Vt，纵轴为存储单元的个数。实线L1表示编程刚结束时候的阈值电压分布，虚线L2表示经过了一定时间(小于1s)后的阈值电压分布。显然，虚线L2向低电压漂移，并且阈值电压分布有所展宽。对于QLC技术来说，读取窗口本来就小，快速的电荷损失使读取窗口进一步减小。

发明内容

本发明所要解决的技术问题是提供一种改善读取窗口的三维存储器及其编程方法。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器的编程方法，所述三维存储器包括多个存储串，每个所述存储串中包括多个存储单元，包括：利用第一验证电压对所述多个存储单元中的第一存储单元进行第一编程；利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程；以及利用所述第二验证电压对所述第一存储单元进行第二编程；其中，所述第一验证电压小于所述第二验证电压。

在本发明的一实施例中，利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程的步骤还包括：利用所述第一验证电压对所述其他存储单元中的第三存储单元进行所述第一编程；利用所述第一验证电压对在所述存储串中与所述第三存储单元相邻的第四存储单元进行所述第一编程；以及利用所述第二验证电压对所述第三存储单元进行所述第二编程。

在本发明的一实施例中，所述第一编程和所述第二编程都基于增量式步进脉冲，其中，所述第一编程的脉冲步长大于所述第二编程的脉冲步长。

在本发明的一实施例中，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到2N个编程态，N为正整数。

在本发明的一实施例中，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到N个编程态，N为正整数。

在本发明的一实施例中，每个存储单元在所述存储串中处于相应的单元深度，所述编程方法包括：沿着所述存储串的沟道结构的延伸方向，通过字线逐层向处于同一单元深度的存储单元的页进行编程操作。

本发明为解决上述技术问题还提出一种三维存储器，包括：存储单元阵列，包括多个存储串，每个所述存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元；控制器，配置为：利用第一验证电压对所述多个存储单元中的第一存储单元进行第一编程；利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程；以及利用所述第二验证电压对所述第一存储单元进行第二编程；其中，所述第一验证电压小于所述第二验证电压。

在本发明的一实施例中，所述控制器还配置为：利用所述第一验证电压对所述其他存储单元中的第三存储单元进行所述第一编程；利用所述第一验证电压对在所述存储串中与所述第三存储单元相邻的第四存储单元进行所述第一编程；以及利用所述第二验证电压对所述第三存储单元进行所述第二编程。

在本发明的一实施例中，还包括多条字线，每条所述字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在所述存储串中处于相应的单元深度。

在本发明的一实施例中，所述其他存储单元在所述存储串中位于所述第一存储单元的上方。

在本发明的一实施例中，所述第四存储单元在所述存储串中位于所述第三存储单元的上方。

在本发明的一实施例中，所述存储单元中的每一个是多级单元(MLC)。

在本发明的一实施例中，所述三维存储器是3D NAND闪存。

根据本发明的三维存储器及其编程方法，对第一存储单元先进行第一编程，之后对其他存储单元进行编程，之后再对第一存储单元进行第二编程，增加了第一存储单元的第一编程和第二编程之间的时间间隔，在这段时间内，第一存储单元中位于浅能级的电荷泄露掉，使得经过第二编程之后的电荷更多地位于深能级，从而可以减小快速电荷损失导致的读取窗口变小。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A是一种3D NAND闪存的存储单元的结构示意图；

图1B是由于快速电荷损失导致的阈值漂移示意图；

图2是本发明一实施例的三维存储器的编程方法的示例性流程图；

图3是本发明一实施例的三维存储器的一个存储串的示意图；

图4是本发明一实施例的三维存储器的一个存储串的示意图；

图5是本发明一实施例的编程方法的存储单元的阈值电压分布示意图；

图6是本发明一实施例的编程方法的存储单元的阈值电压分布示意图；

图7是根据本发明的三维存储器的编程方法所获得的阈值电压分布改善示意图；

图8是本发明一实施例的三维存储器的模块图；

图9是一种可用于本发明实施例的存储器块的电路示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。

在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

本申请中使用了流程图用来说明根据本申请的实施例的***所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图2是本发明一实施例的三维存储器的编程方法的示例性流程图。其中，该三维存储器包括多个存储串，每个存储串中包括多个存储单元。参考图2所示，该实施例的编程方法包括：

步骤S210：利用第一验证电压对多个存储单元中的第一存储单元进行第一编程；

步骤S220：利用第一验证电压和第二验证电压对多个存储单元中的其他存储单元进行编程；以及

步骤S230：利用第二验证电压对第一存储单元进行第二编程；其中，第一验证电压小于第二验证电压。

图3是本发明一实施例的三维存储器的一个存储串的示意图。以下结合图3对图2的编程方法进行说明。

参考图3所示，该存储串300包括沟道结构310和被该沟道结构310贯穿的多层栅极层320。可以理解，多层栅极层320分别与三维存储器的字线(WL)相连接，通过字线可以向各个栅极层320提供电压以执行编程、读取、擦除等操作。每一层栅极层320对应于一个存储单元。在图3中，以C表示当前执行编程操作的存储单元。该存储单元WLn与第n条字线相连接。

本发明对存储单元WLn在存储串300中的位置不做限制。

参考图3所示，在步骤S210，利用第一验证电压Vverify1对第一存储单元C1进行第一编程。这里的第一存储单元C1可以是存储串中的任意一个可用于编程的存储单元。第一存储单元C1与第n条字线WLn相连接。

在步骤S220，利用第一验证电压Vverify1和第二验证电压Vverify2对多个存储单元中的其他存储单元进行编程。这里的其他存储单元指除第一存储单元C1之外的其他存储单元，如图3中所示的C2，…，Cx+1，这些存储单元分别与字线WLn+1，…，WLn+x相连接。x的数值和三维存储器的层数相关。图3中的第一存储单元C1所在的栅极层下方还包括一层栅极层320，该栅极层320可以对应于三维存储器的底部选择栅极。

在步骤S230，利用第二验证电压Vverify2对第一存储单元C1进行第二编程。

在步骤S210-S230中，第一验证电压Vverify1小于第二验证电压Vverify2。

本发明的编程方法中的第一编程和第二编程的区别在于所使用的编程验证电压不同。第二编程由于采用较大的第二验证电压Vverify2，使经过第二编程的存储单元的阈值电压分布相对经过第一编程的存储单元的阈值电压分布较窄。因此，也将第二编程成为细编程，对应地将第一编程称为粗编程。

根据图2所示的实施例，对第一存储单元C1先进行第一编程，之后对其他存储单元进行编程，之后再对第一存储单元C1进行第二编程。根据这种编程方法，增加了第一存储单元C1的第一编程和第二编程之间的时间间隔，在这段时间内，第一存储单元C1中位于浅能级的电荷泄露掉，使得经过第二编程之后的电荷更多地位于深能级，从而可以减小快速电荷损失导致的读取窗口变小。

本发明对步骤S220中对其他存储单元进行编程的方式不做限制，可以采用任何通用的编程方法。

在一些实施例中，图2中的步骤S220中的利用第一验证电压和第二验证电压对多个存储单元中的其他存储单元进行编程的步骤包括：

步骤S221：利用第一验证电压Vverify1对其他存储单元中的第三存储单元进行第一编程；

步骤S222：利用第一验证电压Vverify1对在存储串中与第三存储单元相邻的第四存储单元进行第一编程；以及

步骤S223：利用第二验证电压Vverify2对第三存储单元进行第二编程。

图4是本发明一实施例的三维存储器的一个存储串的示意图。图4所示的存储串可以是图3所示存储串的一部分。第三存储单元和第四存储单元都属于图3中所示的其他存储单元。

参考图4所示，在步骤S221中，利用第一验证电压Vverify1对第三存储单元D1进行第一编程。第三存储单元D1与第m条字线WLm相连接。图4中的第三存储单元D1可以位于存储串中的任意位置。

在步骤S222中，利用第一验证电压Vverify1对在存储串中与第三存储单元D1相邻的第四存储单元D2进行第一编程。第四存储单元D2表示在第三存储单元D1执行完第一编程之后的下一个需要被编程的存储单元。

在图4所示的示例中，第四存储单元D2在沟道结构410的延伸方向上，位于第三存储单元D1的上方，则在对该三维存储器进行编程时，是沿沟道结构410的延伸方向，通过字线由下向上逐层对栅极层中的存储单元进行编程。

在其他的实施例中，第四存储单元D2可以在沟道结构410的延伸方向上，位于第三存储单元D1的下方。

在一些实施例中，每个存储单元在存储串中处于相应的单元深度，本发明的编程方法包括：沿着存储串的沟道结构的延伸方向，通过字线逐层向处于同一单元深度的存储单元的页进行编程操作。

在步骤S223，在对第四存储单元D2执行完第一编程之后，再利用第二验证电压Vverify2对第三存储单元D1进行第二编程。

经过步骤S221-S223之后，完成了对第三存储单元D1的编程过程。在后续的编程过程中，以选中的存储单元作为第三存储单元D1，执行步骤S221-S223，以完成对选中的存储单元的编程。

可以理解，上述的“第一”、“第二”、“第三”、“第四”不用于限制存储单元的具***置，也不限制仅为一个存储单元。

在一些实施例中，第一编程和第二编程都基于增量式步进脉冲(ISPP)，其中，第一编程的脉冲步长大于第二编程的脉冲步长。根据这些实施例，第二编程的脉冲步长较小，则相应地编程精度较高。因此，第二编程采用较大的第二验证电压和较小的脉冲步长，可以进一步地提高第二编程的精度，获得较窄的阈值电压分布。

在一些实施例中，经过第一编程的多个存储单元被编程到N个编程态，经过第二编程的多个存储单元被编程到2N个编程态，N为正整数。

本发明对每个存储单元所存储的位数不做限制。本说明书以存储位数为4的QLC(Quadra Level Cell)为例进行说明，QLC具有16个编程态。

图5是本发明一实施例的编程方法的存储单元的阈值电压分布示意图。参考图5所示，其中包括四个阈值电压分布图，分别是I1、I2、I3、I4，该四个阈值电压分布图都是某一字线WLn所对应的存储页上的多个存储单元的阈值电压分布情况。其中，I1表示初始状态，还未开始编程，该多个存储单元都处于擦除态E0。

I2表示对该多个存储单元经过第一编程之后，多个存储单元被编程到N＝8个编程态，P0-P7。

I3表示对字线WLn+1对应的存储单元进行第一编程之后，此时，字线WLn所对应的多个存储单元的编程态仍然是8个。

I4表示对字线WLn对应的存储单元进行第二编程之后，使该多个存储单元被编程到16个编程态，P0-P15。

在一些实施例中，经过第一编程的多个存储单元被编程到N个编程态，经过第二编程的多个存储单元被编程到N个编程态，N为正整数。

图6是本发明一实施例的编程方法的存储单元的阈值电压分布示意图。参考图6所示，其中包括四个阈值电压分布图，分别是J1、J2、J3、J4，该四个阈值电压分布图都是某一字线WLn所对应的存储页上的多个存储单元的阈值电压分布情况。其中J1表示初始状态，还未开始编程，该多个存储单元都处于擦除态E0。

J2表示对该多个存储单元经过第一编程之后，多个存储单元被编程到N＝16个编程态，P0-P15。

J3表示对字线WLn+1对应的存储单元进行第一编程之后，字线WLn所对应的多个存储单元的阈值电压分布。

J4表示对字线WLn对应的存储单元进行第二编程之后，该多个存储单元的阈值电压分布。

图5和6仅为示例，对于存储单元中的存储位数等于1、2、3位的情况，可以依此类推。

图7是根据本发明的三维存储器的编程方法所获得的阈值电压分布改善示意图。参考图7所示，其中，细实线某一字线WLn对应的多个存储单元在第一编程结束之后的阈值电压分布情况；虚实线表示没有采用本发明的编程方法，而是采用普通的逐层编程方法，经过一段时间之后(小于1秒)，字线WLn对应的多个存储单元的阈值电压分布情况；粗实线表示采用本发明的编程方法，经过一段时间之后(小于1秒)，字线WLn对应的多个存储单元的阈值电压分布情况。显然，采用本发明的编程方法，阈值电压分布面向缩窄，读取宽口增大。

图8是本发明一实施例的三维存储器的模块图。本发明前文所述的三维存储器的编程方法可以用于该实施例的三维存储器，因此前文的附图和说明内容都可以用于说明本发明的三维存储器。

参考图8所示，该三维存储器包括存储单元阵列810和控制器820。该存储单元阵列810包括多个存储串，每个存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元。控制器820配置为：利用第一验证电压Vverify1对多个存储单元中的第一存储单元进行第一编程；利用第一验证电压Vverify1和第二验证电压Vverify2对多个存储单元中的其他存储单元进行编程；以及利用第二验证电压Vverify2对第一存储单元进行第二编程；其中，第一验证电压Vverify1小于第二验证电压Vverify2。

在一些实施例中，控制器820还配置为：利用第一验证电压Vverify1对其他存储单元中的第三存储单元进行第一编程；利用第一验证电压Vverify1对在存储串中与第三存储单元相邻的第四存储单元进行第一编程；以及利用第二验证电压Vverify2对第三存储单元进行第二编程。

控制器820可以采用本发明的三维存储器的编程方法来实现上述的功能，因此前文的附图和说明内容都可以用于说明本发明的三维存储器的控制器820的具体功能，相同的内容将不再展开。

在本实施例中，存储单元阵列810中包括的每个存储单元可以是其中存储1位数据的单极存储单元SLC，或者是其中可以存储2位或更多位数据的多级存储单元(MLC)，如MLC、TLC和QLC等，或者是单级存储单元和多级存储单元的任意组合。优选地，存储单元中的每一个是多级单元(MLC)。

在一些实施例中，第一编程和第二编程都基于增量式步进脉冲，其中，第一编程的脉冲步长大于第二编程的脉冲步长。

在本实施例中，存储单元阵列810中的存储单元可以连接到字线WL和位线BL。同时，存储单元阵列810还可以连接到其他的选择线如串选择线SSL、地选择线GSL等。具体地，存储单元阵列810可以经由字线WL或者选择线(SSL和/或GSL)连接到字线解码器850，并进一步地的连接到电压发生器860。存储单元阵列810可以经由位线BL连接到位线解码器830，并进一步地的连接到输入输出(I/O)电路840。控制器820分别与位线解码器830、I/O电路840、字线解码器850和电压发生器860相连接。

当需要对某一个或多个存储单元进行擦除、编程、读写或验证操作时，控制器820可以将该一个或多个存储单元的地址发送到位线解码器830和字线解码器850，再经由位线解码器830通过位线BL寻址，以及经由字线解码器850通过字线WL寻址。

在一些实施例中，位线解码器830和字线解码器850的功能可以由一个统一的地址解码器来实现。该地址解码器还可包括地址缓冲器等组件。

I/O电路840一方面可以从控制器820和/或外部接收数据并将所接收的数据存储到存储单元阵列810中以进行写操作，另一方面可以从存储单元阵列810中读取数据并将所读取的数据输出到控制器820和/或外部以进行读操作。

电压发生器860可以响应于来自控制器820的控制信号，生成用于对存储单元阵列810执行擦除、编程、读写和验证等操作的各种电压。具体地，电压发生器860可以生成字线电压，例如编程电压(或写入电压)、编程抑制电压、读取电压和验证电压等。电压发生器860可以生成位线电压，例如位线强制电压或禁止电压。在本发明的实施例中，电压发生器860可以生成前文所述的第一验证电压Vverify1和第二验证电压Vverify2等。控制器820还可以控制增量式步进脉冲编程时，第一编程的脉冲步长和第二编程的脉冲步长。

控制器820可以输出控制信号到位线解码器830、I/O电路840、字线解码器850和电压发生器860。例如，控制器820可以输出电压控制信号到电压发生器860，将字线地址输出到字线解码器850，将位线地址输出到位线解码器830，将写数据输出到I/O电路840并且从I/O电路840接收读出的数据。

在一些实施例中，控制器820控制位线解码器830选择某些位线BL，并控制字线解码器850选择某些位线WL，通过电压发生器860对这些位线BL和字线WL施加一定的电压。例如，在读取操作期间，可以将读取电压施加到所选的字线WL，对于禁止读取的存储单元，将读取禁止电压施加到未选择的位线BL。在编程操作期间，可以将编程电压和验证电压施加到所选的字线WL，并将编程抑制电压施加到未选择的位线BL。

本发明实施例的控制器820还可以包括处理器、I/O接口等组件。控制器820对位线解码器830、I/O电路840、字线解码器850和电压发生器860的控制逻辑并不限于上述内容。该控制器820还可以实现其他任何本领域技术人员可以理解的用于非易失性存储器的逻辑控制功能。

在一些实施例中，控制器820可以基于软件来指示存储单元阵列810执行所需的存储器操作。

在本发明的实施例中，存储串在衬底上方竖直延伸。该衬底可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。衬底可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在该衬底上方包括堆叠结构，该堆叠结构可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。在本发明的实施例中，第一材料层可为栅极层，第二材料层为介质层。栅极层可以在去除伪栅极层之后形成。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明的实施例中，衬底的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅和氧化硅形成堆叠结构。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。

对应于存储单元的沟道结构可以形成在垂直穿过堆叠结构的沟道孔中，因此沟道结构可以是圆柱状。沟道结构可以包括沟道层和存储器层。整体来看，沿沟道结构的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道结构的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在一些实施例中，本发明的三维存储器还包括多条字线，每条字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在存储串中处于相应的单元深度。

图9是一种可用于本发明实施例的存储器块的电路示意图。图8所示的存储单元阵列810可以包括若干个存储器块。参考图9所示，其中MC(Memory Cell)表示一个存储单元，每个存储单元都具有对应的单元深度。例如图9中的存储单元MC处于字线WL8所耦接的栅极层。存储串STR沿着字线WL1-WL8层数渐增的方向将多个存储单元串联起来。处于同一单元深度的存储单元处于同一页(PAGE)。控制器820根据设定控制电压发生器860产生电压施加在各个字线上，从而控制施加到每个存储单元上的电压。

每个串STR还可以包括分别连接到串联连接的存储单元MC的两端的串选择晶体管SST和地选择晶体管GST。CSL为公共源极线。存储串STR的数量、字线WL的数量和位线BL的数量可以根据实施例改变。

图9所示仅为示例，不用于限制本发明的三维存储器的具体结构、字线的层数等。

在一些实施例中，其他存储单元在存储串中位于第一存储单元的上方。

在一些实施例中，第四存储单元在存储串中位于第三存储单元的上方。

这里的上方指沿沟道结构的延伸方向而言。

在一些实施例中，本发明的三维存储器是3D NAND闪存。

本发明的三维存储器，对选中的第一存储单元进行第一编程之后，对其他存储单元进行编程，之后再对第一存储单元进行第二编程，使第一存储单元中位于浅能级的电荷泄露掉，经过第二编程之后的电荷更多地位于深能级，从而可以减小快速电荷损失导致的读取窗口变小。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims

1.一种三维存储器的编程方法，所述三维存储器包括多个存储串，每个所述存储串中包括多个存储单元，包括：

利用第一验证电压对所述多个存储单元中的第一存储单元进行第一编程；

利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程；以及

利用所述第二验证电压对所述第一存储单元进行第二编程；

其中，所述第一验证电压小于所述第二验证电压。

2.如权利要求1所述的编程方法，其特征在于，利用第一验证电压和第二验证电压对所述多个存储单元中的其他存储单元进行编程的步骤还包括：

利用所述第一验证电压对所述其他存储单元中的第三存储单元进行所述第一编程；

利用所述第一验证电压对在所述存储串中与所述第三存储单元相邻的第四存储单元进行所述第一编程；以及

利用所述第二验证电压对所述第三存储单元进行所述第二编程。

3.如权利要求1或2所述的编程方法，其特征在于，所述第一编程和所述第二编程都基于增量式步进脉冲，其中，所述第一编程的脉冲步长大于所述第二编程的脉冲步长。

4.如权利要求1或2所述的编程方法，其特征在于，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到2N个编程态，N为正整数。

5.如权利要求1或2所述的编程方法，其特征在于，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到N个编程态，N为正整数。

6.如权利要求1所述的编程方法，其特征在于，每个存储单元在所述存储串中处于相应的单元深度，所述编程方法包括：沿着所述存储串的沟道结构的延伸方向，通过字线逐层向处于同一单元深度的存储单元的页进行编程操作。

7.一种三维存储器，包括：

存储单元阵列，包括多个存储串，每个所述存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元；

控制器，配置为：利用第一验证电压对所述多个存储单元中的第一存储单元进行第一编程；

利用所述第二验证电压对所述第一存储单元进行第二编程；

其中，所述第一验证电压小于所述第二验证电压。

8.如权利要求7所述的三维存储器，其特征在于，所述控制器还配置为：利用所述第一验证电压对所述其他存储单元中的第三存储单元进行所述第一编程；

9.如权利要求7或8所述的三维存储器，其特征在于，所述第一编程和所述第二编程都基于增量式步进脉冲，其中，所述第一编程的脉冲步长大于所述第二编程的脉冲步长。

10.如权利要求7或8所述的三维存储器，其特征在于，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到2N个编程态，N为正整数。

11.如权利要求7或8所述的三维存储器，其特征在于，经过所述第一编程的多个存储单元被编程到N个编程态，经过所述第二编程的多个存储单元被编程到N个编程态，N为正整数。

12.如权利要求7所述的三维存储器，其特征在于，还包括多条字线，每条所述字线与处于同一单元深度的存储单元的页耦接，其中，每个存储单元在所述存储串中处于相应的单元深度。

13.如权利要求7所述的三维存储器，其特征在于，所述其他存储单元在所述存储串中位于所述第一存储单元的上方。

14.如权利要求8所述的三维存储器，其特征在于，所述第四存储单元在所述存储串中位于所述第三存储单元的上方。

15.如权利要求7所述的三维存储器，其特征在于，所述存储单元中的每一个是多级单元(MLC)。

16.如权利要求7所述的三维存储器，其特征在于，所述三维存储器是3D NAND闪存。