CN112596596B - 集成电路、存储器装置及管理一位线电压产生电路的方法 - Google Patents

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Abstract

本发明公开了一种集成电路、存储器装置及管理一位线电压产生电路的方法，其中，该集成电路将稳定的箝位电压提供至连接于存储器装置的存储单元的至少一位线。该集成电路包括：运算放大器，接收第一参考电压、反馈电压与补偿电流，并输送出输出电压；以及输出晶体管，提供作为反馈电压的端点电压以及输出电压，其中输出电压作为相关于箝位电压的目标电压。运算放大器配置为不平衡的，其端点电压小于第一参考电压。补偿电流补偿运算放大器，使箝位电压实质恒定且独立于PVT(工艺‑电压‑温度)效应。

Description

集成电路、存储器装置及管理一位线电压产生电路的方法
技术领域
本发明是有关于一种集成电路、存储器装置及管理一位线电压产生电路的方法，且特别是有关于用于管理存储器装置的位线电压产生电路的计算机可读取介质的***、方法、电路与装置。
背景技术
集成电路存储器装置正变得更小与更快。存储器装置的尺寸与速度的限制是由用于提供稳定位线箝位电压(bit line clamping voltage)来感测存储器装置的数据的电路所引起的。位线电压产生电路通常用于将存储器的存储单元(memory cell)的位线维持在稳定的箝位电压。在某些情况下，在带隙参考***(bandgap reference system)与位线电压产生电路之间采用带隙缓冲器(bandgap buffer)，以将来自于带隙参考***的带隙参考电压转换为较低电压，进而产生位线箝位电压。然而，带隙缓冲器会占用大量的存储区域，并且需要很长的设置时间。因此，本发明期望开发一种位线电压产生电路，其可提供具有更快设置时间与更小存储区域的稳定箝位电压。
发明内容
本发明描述了用于管理存储器装置(例如像是闪存(flash memories)的非易失性存储器装置(non-volatile memory device))的位线电压产生电路的***与技术。
本发明的一方面公开一种集成电路，包括：运算放大器，具有用于接收第一参考电压的第一输入端、用于接收反馈电压(feedback voltage)的第二输入端、用于接收补偿电流(compensation current)的第三输入端以及用于输送出输出电压的输出端；输出晶体管，具有耦接至运算放大器的输出端的第一端以及耦接至运算放大器的第二输入端的第二端，第一端提供输出电压以作为目标电压，第二端将作为反馈电压的端点电压(terminalvoltage)提供至运算放大器。运算放大器配置为不平衡的，使得端点电压小于第一参考电压，并且补偿电流补偿运算放大器，使得端点电压实质恒定(substantially constant)。
在一些示例中，第一参考电压是恒定的，且独立于工艺-电压-温度(Process-Voltage-Temperature，PVT)效应，并且补偿电流降低运算放大器上的PVT效应，从而使端点电压实质独立于PVT效应。运算放大器会受到温度效应与工艺效应的反向影响(inverselyaffected)，补偿电流会受到温度效应与工艺效应的反向影响，且运算放大器的第一输入端的第一参考电压与运算放大器的第二输入端的反馈电压之间的电压差可实质独立于PVT效应。
在一些实施方式中，输出晶体管耦接到箝位晶体管(clamping transistor)，该箝位晶体管在对应于输出晶体管的第一端的箝位晶体管的第一端接收目标电压，并且在对应于输出晶体管的第二端的箝位晶体管的第二端输出箝位电压。目标电压可等于输出晶体管的端点电压与阈值电压的总和，且目标电压等于箝位晶体管的箝位电压与阈值电压的总和，而输出晶体管与箝位晶体管实质上可具有相同特性，使得箝位晶体管的阈值电压可实质相同于输出晶体管的阈值电压，从而使箝位电压可实质相同于端点电压，且箝位电压实质恒定且独立于PVT效应。在一些示例中，输出晶体管与箝位晶体管是n通道(n-channel)晶体管，且第一端是栅极端，第二端是源极端。
在一些实施方式中，运算放大器包括：第一半桥(first half bridge)，耦接至运算放大器的第一输入端；以及第二半桥(second half bridge)，耦接至运算放大器的第二输入端，其中第一半桥与第二半桥互不相同。运算放大器可使第一半桥承载第一电流，而第二半桥承载相异于第一电流的第二电流。补偿电流可相关于第一电流与第二电流。
在一些示例中，第一半桥与第二半桥具有不同数量的晶体管。在一些示例中，第一半桥的晶体管与第二半桥的晶体管具有不同宽度、不同长度或宽度与长度之间的不同比率(ratio)的至少其中之一。在一些示例中，第一半桥包括第一上部电路(first uppercircuit)与第一下部电路(first lower circuit)，而第二半桥包括第二上部电路(secondupper circuit)与第二下部电路(second lower circuit)，且相异于第二半桥的第一半桥包括相异于第二下部电路的第一下部电路与相异于第二上部电路的第一上部电路的至少其中之一。
第一参考电压可由参考电压***所提供，并且补偿电流可由参考电压***中的补偿电流电路所提供。
本发明的另一方面公开一种存储器装置，其包括：存储单元阵列，具有多个存储单元(memory cell)；多条存储单元线路(memory cell line)，连接至存储单元阵列的各该存储单元的线路；以及位线电压产生电路，用以将箝位电压(或位线调节电压(bit lineregulator voltage))提供到至少一存储单元线路。位线电压产生电路包括：运算放大器，用以接收第一参考电压、反馈电压与补偿电流，并且运算放大器输送出输出电压；以及输出晶体管，耦接至运算放大器，并且输出晶体管将作为反馈电压的端点电压提供至运算放大器，且输出晶体管提供输出电压以作为目标电压，箝位电压相关于目标电压。运算放大器配置为不平衡的，以使端点电压小于第一参考电压，并且补偿电流补偿运算放大器，以使箝位电压实质恒定。
在一些实施方式中，存储器装置还包括箝位晶体管，耦接至输出晶体管，并接收目标电压，且箝位晶体管将箝位电压输出至存储单元线路的对应存储单元线路。目标电压可等于输出晶体管的端点电压与阈值电压的总和，且目标电压可等于箝位晶体管的箝位电压与阈值电压的总和，并且其中输出晶体管与箝位晶体管实质上具有相同特性，使得箝位晶体管的阈值电压实质相同于输出晶体管的阈值电压，故箝位电压实质相同于端点电压。
在一些实施方式中，存储器装置还包括：比较器(comparator)，具有比较器的第一输入端，系用以将耦接至对应存储单元线路与箝位晶体管，比较器的第一输入端接收存储单元电压；比较器另具有连接至第二参考电压的比较器的第二输入端，用以将存储单元电压与第二参考电压进行比较，并输出比较结果，比较结果表示耦接至对应存储单元线路的存储单元所存储的数据值。
在一些实施方式中，存储器装置还包括线路译码器(line decoder)，当连接到至少一存储单元线路的至少一存储单元处于读取操作时，位线电压产生电路通过线路译码器将箝位电压提供到至少一存储单元线路。
第一参考电压可以是恒定且独立于PVT效应，并且补偿电流能够抵消运算放大器上的PVT效应，使箝位电压实质恒定且独立于PVT效应。
在一些实施方式中，存储器器装置还包括补偿电流电路，其将补偿电流提供至运算放大器。运算放大器会受到温度效应与工艺效应的反向影响，补偿电流电路会使补偿电流受到温度效应与工艺效应的反向影响，使得第一参考电压与反馈电压之间的电压差可实质独立于PVT效应。
在一些实施方式中，存储器装置还包括带隙参考***，其将第一参考电压与补偿电流提供至运算放大器。
在一些实施方式中，运算放大器包括：第一半桥，耦接至运算放大器的第一输入端；以及第二半桥，耦接至运算放大器的第二输入端，其中第一半桥与第二半桥互不相同。运算放大器可使第一半桥承载第一电流，并且第二半桥承载相异于第一电流的第二电流。第一半桥与第二半桥的相异处至少包括以下二者之一：第一半桥的多个晶体管数量相异于第二半桥的多个晶体管数量，以及相异于第二半桥的多个晶体管的第一半桥的多个晶体管具有不同宽度、不同长度或宽度与长度之间的不同比率的第一半桥的多个晶体管与第二半桥的多个晶体管的至少其中之一。
本发明的另一方面公开一种管理位线电压产生电路的方法，该方法包括：通过位线电压产生电路中的运算放大器接收带隙参考电压、反馈电压与补偿电流，其中带隙参考电压为恒定；通过运算放大器将输出电压提供至位线电压产生电路中的输出晶体管的栅极端；通过输出晶体管在输出晶体管的源极端将作为反馈电压的端点电压提供至运算放大器；以及通过输出晶体管将作为目标电压的输出电压输出至耦接于输出晶体管的栅极端的箝位晶体管的栅极端，其中箝位晶体管的源极端连接至存储器***中的多个存储单元的位线，并且箝位晶体管的源极端将箝位电压提供至该位线。运算放大器可配置为不平衡的，使得端点电压小于带隙参考电压。目标电压可等于输出晶体管的端点电压与阈值电压的总和，也可等于箝位晶体管的箝位电压与阈值电压的总和。输出晶体管和箝位晶体管实质上可具有相同特性，使得箝位晶体管的阈值电压可实质相同于输出晶体管的阈值电压，箝位电压可实质相同于端点电压。补偿电流可补偿运算放大器，使得箝位电压可实质恒定。
以上技术的实现包括方法、***、电路、计算机编程产品以及计算机可读取媒体(computer-readable media)。在一个示例中，一种方法可以在非易失性存储器中执行，并且该方法可包括上述动作，例如用于管理位线电压产生电路的动作。在另一示例中，一种这样的计算机编程产品适当地体现于非瞬时机器可读取介质(non-transitory machine-readable medium)，其可存储由一或多个处理器所执行的指令。该指令使一或多个处理器执行上述动作。一种这样的计算机可读取介质存储指令，当该指令由一或多个处理器执行时，该指令使一或多个处理器执行上述动作。
本技术可实施于需要稳定电压(特别是独立于PVT(工艺-电压-温度)效应的电压)的任何类型电路或装置。例如，在闪存中，位线电压产生电路可不使用带隙缓冲器而直接从带隙参考***接收稳定的带隙参考电压，并产生稳定的位线箝位电压(或位线调节电压)。位线电压产生电路可包括用于接收补偿电流的不平衡运算放大器。补偿电流可补偿不平衡运算放大器上的PVT效应，使得箝位电压实质恒定并且独立于PVT效应。相较于带隙参考电压(例如1V)，不平衡运算放大器还可使得箝位电压与相比达到期望值(例如0.95V)。由位线电压产生电路所产生的位线箝位电压可提供至闪存中的多个位线，故闪存可以大幅减少尺寸与设置时间。补偿电流可由任何合适的电路(例如由带隙参考***中的补偿电流电路)来实施，这还可减少闪存的尺寸。
本技术可用任何类型的存储晶体管(或存储单元)、任何类型的金属氧化硅(MOS，metal-oxide-silicon)晶体管(例如n通道和/或p通道晶体管)、任何类型的双极性接面型晶体管(BJT，bipolar junction transistor)以及任何类型的运算放大器来实施。本技术可应用于各种存储器类型，例如单层单元(SLC，Single-level cell)装置、像是2层单元装置的双层单元(MLC，Multi-level cell)装置或三层单元(TLC，Triple-level cell)装置。本技术可应用于各种类型的非易失性存储器装置，例如NOR闪存、NAND闪存、可变电阻式随机存取存储器(RRAM，resistive random-access memory)、相变化存储器(PCRAM，phase-change random-access memory)等。附加地或替代地，这些技术可应用于各种类型的装置与***，例如安全数字(SD，secure digital)卡、嵌入式多媒体卡(eMMC，embeddedmultimedia card)或固态硬盘(SSD，solid-state drive)、嵌入式***等。
本说明书所描述之一或多个主题的范例细节将搭配底下所附附图来进行说明。通过说明书、附图和权利要求书，本发明的其他特征、方面和优点将变得显而易见。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A绘示依据一或多个实施方式的包括存储器***的***范例。
图1B绘示依据一或多个实施方式的包括位线调节电压产生器(VBLR)的范例存储器的区块图。
图1C绘示依据一或多个实施方式的包括连接于存储单元阵列的位线调节电压产生器的范例感测放大器的示意图。
图2绘示包括位线调节电压产生器与带隙缓冲器的范例电压***的电路图。
图3A绘示依据一或多个实施方式的包括不含带隙缓冲器的位线调节电压产生器的范例电压***的电路图。
图3B示出了依据一或多个实施方式的位线调节电压产生器的另一示例性电路图。
图4示出了依据一或多个实施方式的补偿电流电路的示例性电路图。
图5A-图5C示出了依据一或多个实施方式的位线电压产生电路中的不平衡运算放大器的示例性电路图。
图6示出了在不同PVT情况下来自于具有补偿电流与恒定电流的输入的不平衡运算放大器的VBLR产生器的电压的仿真结果的示例图。
图7绘示依据一或多个实施方式的用于管理存储器装置的位线电压产生电路的过程的示例流程图。
【符号说明】
100：***
110：装置
112：装置控制器
113：处理器
114：内部存储器
116：存储器
120：主机
130：存储器接口
132：数据缓存器
134：SRAM缓冲器
136：地址产生器
138：X译码器
140：串行频率
141：时钟产生器
142：模式逻辑
144：状态机
146：HV产生器
148：Y译码器
150：存储单元阵列
152：存储单元
154：列字线
156：行位线
160：感测放大器
162：数据线
164：输出缓冲器
170，220，320，350：VBLR产生器
171：比较器的第一输入端
172：箝位晶体管
173：比较器的第二输入端
174：参考晶体管
175，177：负载
176：比较器
178：输出端
200，300：电压***
210，310：带隙参考***
222：平衡运算放大器
224，324：输出晶体管
226，326：电阻
230：带隙缓冲器
232：运算放大器
234：晶体管
236：可变电阻
322，500：不平衡运算放大器
330，430：补偿电流
352：负载晶体管
400：补偿电流电路
402，404，406，408，410：p通道晶体管
412，414：n通道晶体管
416，418：电阻器
420，422：双极性接面型晶体管
510：左半桥
512：左上电路
514：左下电路
520：右半桥
522：右上电路
524：右下电路
600：范例
602，604：曲线
700：流程
702，704，706，708：步骤
SI/SIO0，SO/SIO1，SIO2，WP#，HOLD#，RESET#，CS#：接脚
VBLR：位线调节电压
Vdata：数据电压
Vcell：存储单元电压
Vref：第二参考电压
VDD：供应电压
Vout：输出电压
VSS：负供应端
Vin：期望电压
Vth：阈值电压
Icompen：补偿电流
IREF：参考电源
Vbr：偏压参考位线电压
Vo：源极电压
PLU，PRU，Ma，Mb：代表性p通道晶体管
NLL，NRL，Mc，Md：代表性n通道晶体管
V+，V-：电压
M：数量
a：第一数量
b：第二数量
c：第三数量
d：第四数量
I1，αI1：电流
Wa/La，Wb/Lb，Wc/Lc，Wd/Ld：比率
ss，tt，ff，sf，fs：工艺边界角
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A绘示***100的范例。***100包括装置110与主机120。装置110可以是包括装置控制器112与存储器116的存储器***。装置控制器112包括处理器113与内部存储器114。
在一些实施方式中，装置110是存储装置。例如，装置110可以是嵌入式多媒体卡(eMMC，embedded multimedia card)、安全数字(SD，secure digital)卡、固态硬盘(SSD，solid-state drive)或一些其他合适的存储器。在一些实施方式中，装置110是智能手表(smart watch)、数字相机或媒体播放器(media player)。在一些实施方式中，装置110是耦接至主机120的客户端装置。例如，装置110是数字相机的SD卡或作为主机120的媒体播放器。
装置控制器112是通用微处理器(general-purpose microprocessor)或专用微控制器(application-specific microcontroller)。在一些实施方式中，装置控制器112是用于装置110的存储器控制器。以下各节依据装置控制器112为存储器控制器的实施方式来描述各种技术。然而，以下各节中所描述的技术也适用于装置控制器112是相异于存储器控制器的另一类型控制器的实施方式。
处理器113用以执行指令与工艺数据(process data)。指令包括在辅助存储器(secondary memory)中分别存储为韧体代码(firmware code)和/或其他编程代码(program code)的韧体指令(firmware instruction)和/或其他编程指令(programinstruction)。在其他合适的数据中，该数据包括对应于由处理器所执行的韧体和/或其他程序的编程数据。在一些实施方式中，处理器113是通用微处理器或专用微控制器。处理器113也称为中央处理单元(CPU，central processing unit)。
处理器113从内部存储器114存取(access)指令与数据。在一些实施方式中，内部存储器114是静态随机存取存储器(SRAM，Static Random Access Memory)或动态随机存取存储器(DRAM，Dynamic Random Access Memory)。例如，在一些实施方式中，当装置110是eMMC、SD卡或智能手表时，内部存储器114是SRAM。在一些实施方式中，当装置110是数字相机或媒体播放器时，内部存储器114是DRAM。
在一些实施方式中，内部存储器114是包含于装置控制器112(如图1A所示)的高速缓存(cache memory)。在运行(runtime)期间，内部存储器114存储了对应于由处理器113所执行的指令的指令代码和/或由处理器113所请求的数据。
装置控制器112将指令代码和/或数据从存储器116传送至内部存储器114。在一些实施方式中，存储器116是非易失性存储器(non-volatile memory)(例如NOR闪存(flashmemory)装置或一些其他合适的非易失性存储器装置)，其用于指令和/或数据的长期存储。在存储器116是NOR闪存的实施方式中，装置110是闪存装置(例如快闪存储卡)，并且装置控制器112是NOR快闪控制器。例如，在一些实施方式中，当装置110是eMMC或SD卡时，存储器116是NOR闪存；在一些实施方式中，当装置110是数字相机时，存储器116是SD卡；而在一些实施方式中，当装置110是媒体播放器时，存储器116是硬盘。仅出于说明目的，以下的描述内容使用NOR闪存作为存储器116的范例。
图1B绘示具有存储单元阵列(memory cell array)150的存储器116的范例配置。如图1C所示，存储单元阵列150包括串联连接至多个列字线(row word line)154与多个行位线(column bit line)156的多个存储单元152。存储单元152可包括配置为存储元件的存储晶体管(memory transistor)。存储晶体管可包括硅-氧化物-氮化物-氧化物-硅晶体管(SONOS，silicon-oxide-nitride-oxide-silicon transistor)、浮动栅极晶体管(floating gate transistor)、氮化物只读存储器晶体管(NROM，nitride read onlymemory transistor)或任何可存储电荷的适当非易失性存储MOS(即金属氧化硅)装置。
存储器116还包括X译码器(X-decoder)(或列译码器(row decoder))138与Y译码器(Y-decoder)(或行译码器(column decoder))148。每个存储单元152经由各自的列字线154耦接到X译码器138，且每个存储单元152经由各自的行位线156耦接到Y译码器148。因此，每个存储单元152可以由X译码器138与Y译码器148进行选择，以通过各自的列字线154与各自的行位线156进行读取或写入操作。
存储器116包括具有多个接脚(pin)的存储器接口130，其包括用于串行数据输入/串行数据输入与输出(serial data input/serial data input&output)的接脚SI/SIO0、用于串行数据输出/串行数据输入与输出(serial data output/serial data input&output)的接脚SO/SIO1、用于串行数据输入或输出的接脚SIO2、用于写入保护活性低(active low)的接脚WP#、用于保持信号输入的接脚HOLD#、用于硬件重置接脚(hardwarereset pin)活性低的接脚RESET#以及用于芯片选择的接脚CS#。
存储器116可包括数据缓存器(data register)132、静态随机存取存储器(SRAM，Static Random Access Memory)缓冲器(buffer)134、地址产生器136、串行频率(SCLK，serial clock)140、时钟产生器141、模式逻辑142、状态机144与高电压(HV，high voltage)产生器146。串行频率140接收同步时钟输入(synchronous clock input)，并且时钟产生器141依据同步时钟输入为存储器116产生时钟信号。模式逻辑142确定是否存在读取或写入操作，并将确定结果提供至状态机144。存储器116还可包括感测放大器(sensoramplifier)160与输出缓冲器164，感测放大器160通过数据线(data line)162连接至Y译码器148，并且输出缓冲器164用于将来自于感测放大器160的输出信号缓冲至存储器接口130。
在写入操作期间，数据缓存器132注册来自于存储器接口130的输入数据，并且地址产生器136产生对应的物理地址，以将输入数据存储于存储单元阵列150的特定的存储单元152。地址产生器136连接至X译码器138与Y译码器148，控制X译码器138与Y译码器148以通过对应的列字线154和行位线156选择特定的存储单元152。只要有电源进行供应，SRAM缓冲器134可将来自于数据缓存器132的输入数据保留至SRAM缓冲器134的存储器。状态机144处理来自于SRAM缓冲器134的写入信号，并将控制信号提供至HV产生器146。HV产生器146产生写入电压，并将写入电压提供至X译码器138与Y译码器148。Y译码器148将写入电压输出至行位线156，以将输入数据存储于特定的存储单元152。
在读取操作期间，状态机144将控制信号提供至HV产生器146与感测放大器160。HV产生器146可将电压提供至X译码器138与Y译码器148，以选择存储单元152。感测放大器160侦测来自于位线的小功率(电压或电流)信号，其中位线表示存储于选择的存储单元152的数据位(1或0)。且感测放大器160将小功率信号摆幅(swing)放大至可识别的逻辑电位，使得数据位可由存储器116外部的逻辑适当地直释(interpreted)。输出缓冲器164接收来自于感测放大器160的已放大电压，并通过存储器接口130将已放大的功率信号输出至存储器116外部的逻辑。
在一些实施方式中，如图1B所示，感测放大器160包括位线调节电压(VBLR，bitline regulator voltage)产生器(或产生电路)170，其通过Y译码器148将稳定的箝位电压(clamping voltage)提供至位线，以从选定存储单元读取数据。在一些其他实施方式中，VBLR产生器170从外部连接至感测放大器160与Y译码器148。VBLR产生器170可通过Y译码器148将稳定的箝位电压提供至多条位线，以从对应于多条位线的多个选定存储单元单独(或并行(parallel)或同时(simultaneously))读取数据。
图1C示出了包括VBLR产生器170的感测放大器160的范例。VBLR产生器170可电性(electrically)耦接至箝位晶体管172。箝位晶体管172可以是n通道(n-channel)晶体管(例如NMOS晶体管)。箝位晶体管172在栅极端(gate terminal)接收来自于VBLR产生器170的位线调节电压(也称为输出电压)VBLR，并在源极端(source terminal)产生数据电压Vdata。数据电压Vdata视为位线箝位电压，其通过数据线162与Y译码器148提供至存储单元阵列150中的行位线156。VBLR产生器170可通过多个箝位晶体管与Y译码器148电性耦接至多条位线，且VBLR产生器170将稳定的箝位电压提供至多个位线，以从多个位线读取数据(例如并行地读取数据)。
在一些实施方式中，感测放大器160包括具有比较器的第一输入端171与比较器的第二输入端173的比较器(comparator)176。比较器的第一输入端171耦接至箝位晶体管172的漏极端(drain terminal)，并且比较器的第一输入端171通过箝位晶体管172接收来自于行位线156的存储单元电压Vcell。比较器的第二输入端173连接至参考晶体管174的漏极，并接收第二参考电压Vref。在读取操作期间，比较器176将比较器的第一输入端171的存储单元电压Vcell与比较器的第二输入端173的第二参考电压Vref进行比较，并在输出端178输送出输出信号。输出信号对应至存储单元电压Vcell与第二参考电压Vref之间的电压差。来自于比较器176的输出信号还可发送至感测放大器160中的放大器。输出信号对应至存储于存储单元152中的数据值(1或0)，存储单元152连接至行位线156。供应电压(supplyvoltage)VDD可通过各自的负载(例如电阻器)175、177提供至比较器176的比较器的第一输入端171与比较器的第二输入端173。在初始条件下，负载175与177可使得比较器的第一输入端171的电压与比较器的第二输入端173的电压相等(即在存储单元152处于读取操作之前，或在感测放大器160感测存储单元152之前)。
每个行位线156可连接至各自的箝位晶体管172。存储器116可通过使用耦接至VBLR产生器170的多个箝位晶体管172(和/或多个比较器176)，在多条位在线并行地执行读取操作。因此，存储器116的总尺寸可大幅减少。
图2绘示电压***200的示例图。电压***200包括带隙参考***(BGSYS)210、VBLR产生器220与带隙缓冲器230。带隙缓冲器230连接至带隙参考***210，并接收来自于带隙参考***210的带隙参考电压(BGREF)。在不同PVT条件下，带隙参考***210使带隙参考电压保持稳定(或恒定)(即独立于PVT效应)。
带隙缓冲器230提供小于带隙参考电压的期望电压(desired voltage)。在一些示例中，带隙参考电压为1V，并且期望电压为0.95V。带隙缓冲器230包括运算放大器(OPAMP，operational amplifier)232、晶体管234与可变电阻(variable resistor)236。可变电阻236耦接到负供应端(negative supply terminal)VSS，例如0V或接地。运算放大器232在正输入端(positive input)接收带隙参考电压，并且在负输入端接收反馈电压(feedbackvoltage)。且运算放大器232将输出电压输出至晶体管234。晶体管234可以是n通道晶体管，并且在栅极端可接收来自于运算放大器232的输出电压。且晶体管234在漏极端接收供应电压，并在连接至可变电阻236的源极端输出源极电压。运算放大器232的负输入端连接至可变电阻236的可变部分(variable portion)。通过调整可变电阻236的可变部分的电阻，可以将反馈电压调整至期望电压，例如0.95V。
VBLR产生器220包括平衡运算放大器(balanced operational amplifier)222、输出晶体管224与电阻226。电阻226耦接至负供应端VSS。平衡运算放大器222在正输入端接收期望电压Vin，并在负输入端接收来自于输出晶体管224的反馈电压。且平衡运算放大器222在输出端输送出输出电压。输出晶体管224具有连接至平衡运算放大器222的输出端的栅极端，并且输出晶体管224将作为位线调节电压(也称为目标电压)VBLR的输出电压输出至箝位晶体管(例如图1C的箝位晶体管172)。平衡运算放大器222配置为平衡，使得反馈电压等于期望电压Vin。目标电压VBLR等于输出晶体管224的反馈电压与阈值电压Vth的总和。例如，期望电压为0.95V，而目标电压VBLR为0.95V+Vth。输出晶体管224可接收目标电压VBLR并产生位线箝位电压。
尽管电压***200可提供用于产生位线箝位电压的目标电压VBLR，但带隙缓冲器230会占用大量的存储区域，且带隙缓冲器230需要很长的设置时间。
本发明的实施方式提供了一种位线电压产生电路，其可产生具有较小存储区域与更快设置时间的稳定位线箝位电压(或位线调节电压)。替代于使用带隙缓冲器，位线电压产生电路包括具有补偿电流的输入的不平衡运算放大器(unbalanced operationalamplifier)，以提供独立于PVT效应的稳定位线箝位电压，这可以有效地节省带隙缓冲器的存储区域，且也减少设置时间。
图3A示出依据一或多个实施方式的包括位线调节电压产生电路(或VBLR产生器)320的电压***300的示例图。VBLR产生器320可提供图1B与图1C的VBLR产生器170。VBLR产生器320可将稳定箝位电压提供至存储器(例如图1B的存储器116)的存储单元的至少一位线。与图2的VBLR产生器220相反的是，VBLR产生器320包括不平衡运算放大器(也称为运算放大器)322，其不使用带隙缓冲器而直接从带隙参考***310接收带隙参考电压，且不平衡运算放大器322接收外部的补偿电流(compensation current)Icompen 330。
在不同PVT条件下，带隙参考***310使带隙参考电压保持恒定，例如，带隙参考电压将独立于PVT效应。带隙参考***310可包含于存储器(例如图1B的存储器116)。补偿电流Icompen 330可补偿像是不平衡运算放大器322上的PVT效应，使得由VBLR产生器320所产生的箝位电压实质恒定且独立于PVT效应。
在一些实施方式中，VBLR产生器320包含不平衡运算放大器322以及耦接至不平衡运算放大器322的输出晶体管324。运算放大器322在第一(正)输入端接收来自于带隙参考***310的带隙参考电压，运算放大器322在第二(负)输入端接收来自于输出晶体管324的反馈电压，运算放大器322在第三输入端接收来自于外部补偿电流电路的补偿电流Icompen330，且运算放大器322在输出端输送出输出电压Vout。外部补偿电流电路可包含于带隙参考***310或存储器的另一部分。
输出晶体管324包括耦接至运算放大器322的输出端的栅极端，并接收来自于运算放大器322的输出电压，且输出晶体管324输出作为位线调节电压(也称为目标电压)VBLR的输出电压。输出晶体管324在漏极端接收供应电压VDD，并在耦接至电阻326的源极端提供源极电压Vo。源极电压Vo提供至运算放大器322的负输入端以作为反馈电压。运算放大器322配置为不平衡的，使得在负输入端的反馈电压(例如0.95V)(即源极电压Vo)小于正输入端的带隙参考电压(例如1V)。电阻326的电阻可连接至参考电源(reference source)IREF。目标电压VBLR等于源极电压(或反馈电压)与输出晶体管324的阈值电压Vth的总和，例如0.95V+Vth。
如图1C所示，VBLR产生器320可耦接至箝位晶体管(例如图1C的箝位晶体管172)。箝位晶体管可以在栅极端接收目标电压VBLR，并且在源极端将箝位电压提供至存储器的位线。在读取操作期间，箝位电压等于目标电压VBLR减去箝位晶体管的阈值电压。输出晶体管324与箝位晶体管实质上可具有相同特性，使得箝位晶体管的阈值电压实质相同于输出晶体管的阈值电压Vth，故箝位电压实质相同于源极电压Vo(例如0.95V)。输出晶体管324与箝位晶体管可在相同工艺中以相同构造来制造，使得这两个晶体管的特性可实质相同。输出晶体管324与箝位晶体管可以是n通道晶体管(例如NMOS晶体管)。
图3B标出依据一或多个实施方式的位线调节电压(VBLR)产生器350的另一实例图。与图3A的VBLR产生器320相比，位线调节电压产生器350可包括负载晶体管(loadtransistor)352(例如像是PMOS晶体管的p通道晶体管)。负载晶体管352在源极端接收供应电压VDD，并且在漏极端将偏压参考位线电压(biased reference bit line voltage)Vbr提供至输出晶体管324的漏极端，其中负载晶体管352的栅极端连接至负载晶体管352的漏极端。
图4示出依据一或多个实施方式的补偿电流电路400的示例图。补偿电流电路400可包括于带隙参考***(例如图3A-图3B的带隙参考***310)，其可进一步减少存储区域。补偿电流电路400用以补偿不平衡运算放大器(例如图3A-图3B的运算放大器322)上的PVT效应以及位线电压产生电路(例如图3A的VBLR产生器320或图3B的VBLR产生器350)中的PVT效应。
在一些实施方式中，补偿电流电路400包括五个p通道晶体管402、404、406、408、410(例如PMOS晶体管)、两个n通道晶体管412、414(例如NMOS晶体管)与两个双极性接面型晶体管(BJT)420、422(例如PNP BJT)。五个p通道晶体管的源极端可耦接至相同的供应电压VDD。两个p通道晶体管402与404的栅极端互相连接。p通道晶体管402的栅极端还与p通道晶体管402的漏极端连接，p通道晶体管402的漏极端连接至n通道晶体管412的漏极端。p通道晶体管404的漏极端连接至n通道晶体管414的漏极端。n通道晶体管412与414的源极端都共同连接至接地的电阻器418。p通道晶体管406与408的栅极端共同连接至p通道晶体管404的漏极端。p通道晶体管406的漏极端连接至BJT 420的射极(E)端与n通道晶体管414的栅极端。p通道晶体管408的漏极端连接至n通道晶体管412的栅极端，并且p通道晶体管408的漏极端通过电阻器416连接至BJT 422的射极端。BJT 420与422的基极端以及BJT 420与422的集极端接地。p通道晶体管410具有连接至p通道晶体管402与404的栅极端的栅极端以及作为输出的漏极端，以提供补偿电流Icompen 430。
补偿电流Icompen 430可表示为：
Icompen＝(VEB-VT)/R (公式1)
其中VEB是落在BJT 420的射极与基极之间的电压，VT是n通道晶体管412、414的阈值电压，R是电阻器418的电阻。p通道晶体管402与404、n通道晶体管412与414以及电阻器418形成运算放大器。n通道晶体管412、414的栅极是运算放大器的两个输入端，并且n通道晶体管412、414的栅极因运算放大器的功能而会被拉至实质相同的电压(例如VEB)。因此，电阻器418上的电流可表示为(VEB-VT)/R。补偿电流电路400使得补偿电流Icompen 430可镜像(mirror)或实质等于电阻器418上的电流。电压VEB可随着温度(T)而反向变化(inversely varied)。温度越高VEB越低。阈值电压VT可随着工艺而反向变化或偏移(shifted)，阈值电压VT可被控制在一定范围内(即工艺边界角(process corner))。工艺边界角变化越大，阈值电压VT越小。因此，补偿电流Icompen 430会受温度(T)与工艺(VT)的反向影响。
图5A示出依据一或多个实施方式的不平衡运算放大器(也称为运算放大器)500的示例图。运算放大器500可以是图3A-图3B的运算放大器322。运算放大器500可包括耦接至用于接收电压V+(例如带隙参考电压)的第一(正)输入端的左半桥(left half bridge)510以及耦接至用于接收电压V-(例如反馈电压)的第二(负)输入端的右半桥(right halfbridge)520。通过将左半桥510与右半桥520配置为不同，运算放大器500配置为不平衡。
在一些实施方式中，左半桥510包括左上电路512与左下电路514，并且右半桥520包括右上电路522与右下电路524。左上电路512可包括第一数量a(即数量M＝第一数量a)的p通道晶体管，并且左下电路514可包括第三数量c(即数量M＝第三数量c)的n通道晶体管。右上电路522可包括第二数量b(即数量M＝第二数量b)的p通道晶体管，并且右下电路524可包括第四数量d(即数量M＝第四数量d)的n通道晶体管。左下电路514与右下电路524中的n通道晶体管可以是三层井晶体管(triple-well transistor)。
为简单起见，第一数量的p通道晶体管可由代表性p通道晶体管PLU所表示，第二数量的p通道晶体管可由另一个代表性p通道晶体管PRU所表示，第三数量n通道晶体管可由代表性n通道晶体管NLL所表示，并且第四数量的n通道晶体管可由另一代表性n通道晶体管NRL所表示。如图5A所示，代表性p通道晶体管PLU与PRU的源极端连接至供应电压VDD，代表性p通道晶体管PLU与PRU的栅极端共同连接至代表性p通道晶体管PLU的漏极端。代表性n通道晶体管NLL具有连接至代表性p通道晶体管PLU的漏极端的漏极端、作为接收电压V+的第一输入端的栅极端以及耦接至负供应端VSS的源极端。代表性n通道晶体管NRL具有连接至代表性p通道晶体管PRU的漏极端的漏极端、作为接收电压V-的第二输入端的栅极端以及耦接至负供应端VSS的源极端。代表性n通道晶体管NLL与NRL可将其他两端连接在一起，其中一端连接至供应电压VDD，而另一端连接至负供应端VSS。运算放大器500具有位于代表性p通道晶体管PRU的漏极端与代表性n通道晶体管NRL的漏极端之间的输出端，并且输出端用于提供输出电压Vout。
左半桥510与右半桥520可以各种方式来配置为不平衡。在一些实施方式中，如图5B所示，两个半桥510与520(即左半桥510与右半桥520)中的晶体管具有相同宽度(W)与长度(L)，但是两个半桥510与520中的晶体管数量可以不同。在一些示例中，左上电路512中的p通道晶体管的第一数量a(即数量M＝第一数量a)与右上电路522中的p通道晶体管的第二数量b(即数量M＝第二数量b)不同(即第一数量a≠第二数量b)。在一些示例中，左下电路514中的n通道晶体管的第三数量c(即数量M＝第三数量c)与右下电路524中的n通道晶体管的第四数量d(即数量M＝第四数量d)不同(即第三数量c≠第四数量d)。在一些示例中，第一数量a≠第二数量b与第三数量c≠第四数量d。
在一些实施方式中，如图5C所示，两个半桥510与520中的晶体管可具有不同宽度(W)、不同长度(L)或宽度与长度之间的不同比率(W/L)。在一些示例中，左上电路512中的代表性p通道晶体管PLU(即Ma)的比率Wa/La与右上电路522中的代表性p通道晶体管PRU(即Mb)的比率Wb/Lb不同(即比率Wa/La≠比率Wb/Lb)。在一些示例中，左下电路514中的代表性n通道晶体管NLL(即Mc)的比率Wc/Lc与右下电路524中的代表性n通道晶体管NRL(即Md，数量M＝第四数量d)的比率Wd/Ld不同(即比率Wc/Lc≠比率Wd/Ld)。在一些示例中，比率Wa/La≠比率Wb/Lb与比率Wc/Lc≠比率Wd/Ld。两个半桥510与520中的晶体管的数量也可以不同(即第一数量a≠第二数量b或第三数量c≠第四数量d(或此两者))。
如上所述，不平衡运算放大器500可接收补偿电流Icompen(例如图3A-图3B的补偿电流Icompen 330或图4的补偿电流Icompen 430)。在操作中，由于左半桥510与右半桥520的不平衡配置，左半桥510与右半桥520中的电流为不同。例如，左半桥510可承载电流I1，而右半桥520可承载与电流I1成比例的电流αI1，其中α不等于1(即α＞1或α＜1)。补偿电流Icompen可相关于电流I1与电流αI1。例如，补偿电流Icompen等于电流I1与电流αI1的总和可表示为：
Icompen＝I1+αI1 (公式2)
不平衡运算放大器的第一输入端与第二输入端之间的电压差ΔV可表示为：
ΔV＝V+-V- (公式3)
其中，μn表示晶体管的电迁移率(electric mobility)，其会受温度(T)的反向影响(inversely affected)，而Cox表示晶体管的栅氧化电容(gate oxide capacitance)，其会受工艺(VT)的反向影响。
依据上述公式2与公式4，电压差ΔV受补偿电流Icompen的正面影响(positivelyaffected)，但受μn与Cox的反向影响(从而受温度(T)与工艺(VT)影响)。如上述的图4，补偿电流Icompen会受温度(T)与工艺(VT)的反向影响。因此，通过配置补偿电流Icompen，可以将电压差ΔV独立于温度(T)与工艺(VT)。通过使用恒定供应电压(例如3V)，还可将电压差ΔV独立于PVT效应。运算放大器500可在第一输入端接收恒定且独立于PVT效应的带隙参考电压(即电压V+独立于PVT)。因此，当ΔV也独立于PVT效应时，电压V-(和反馈电压)也独立于PVT。相较于第一输入端的带隙参考电压(例如1V)，运算放大器还可使ΔV为特定值(specified value)，使得第二输入端的反馈电压可为特定电压(例如0.95V)。
图6示出了在不同PVT情况下具有补偿电流与恒定电流的VBLR产生器的端点电压的仿真结果的范例600。VBLR产生器可以是图1C的VBLR产生器170、图3A的VBLR产生器320或图3B的VBLR产生器350。VBLR产生器可包括不平衡运算放大器与输出晶体管。不平衡运算放大器可以是图3A-图3B的运算放大器322或图5A-图5C的运算放大器500。输出晶体管可以是图3A-图3B的输出晶体管324。如上所述，箝位晶体管(例如图1C的箝位晶体管172)可耦接至VBLR产生器，并且由箝位晶体管所提供的箝位电压可与VBLR产生器的端点电压相同。
在x坐标中绘示不同PVT条件。第一值表示电压，在仿真中将电压设置为恒定的3V。第二值表示温度，其设置为在三个值(-50℃、25℃与90℃)之间变化。第三值表示工艺边界角，其可以是ss、tt、ff、sf或fs。注意的是，工艺边界角ss表示慢速NMOS与慢速PMOS情况，工艺边界角ff表示快速NMOS与快速PMOS情况，工艺边界角sf表示慢速NMOS与快速PMOS情况，工艺边界角fs表示快速NMOS与慢速PMOS情况，工艺边界角tt表示典型NMOS与典型PMOS情况，其是理想情况或期望情况。
假设在不同PVT条件下，恒定电流是恒定的。补偿电流可以是图3A-图3B的补偿电流Icompen 330或图4的补偿电流Icompen 430，并且补偿电流会受到温度效应与工艺效应的反向影响。在每个PVT条件下，将补偿电流与恒定电流分别提供至不平衡运算放大器，并且在输出晶体管的源极端获得端点电压Vo(即源极电压，例如图3A-图3B的源极电压Vo)。如图6所示，曲线602表示具有补偿电流的端点电压Vo的仿真结果，曲线604表示具有恒定电流的端点电压Vo的仿真结果。仿真结果表示具有恒定电流的端点电压Vo随着温度与工艺变化而改变，但具有补偿电流的端点电压Vo比具有恒定电流的端点电压Vo更加稳定。因此，补偿电流可有效地补偿或抵消不平衡运算放大器上的PVT效应，以达到可实质独立于PVT效应的稳定或恒定的端点电压Vo。
图7绘示依据一或多个实施方式的用于管理存储器装置的位线电压产生电路的流程700的示例。存储器装置可以是图1A-图1B的存储器116。位线电压产生电路可以是图1B-图1C的VBLR产生器170、图3A的VBLR产生器320或图3B的VBLR产生器350。存储器装置可包括具有多个存储单元的存储单元阵列(例如图1C的存储单元152)。存储单元以多个列位线与多个行字线进行串联连接。位线电压产生电路可包括不平衡运算放大器(例如图3A-图3B的运算放大器322或图5A-图5C的运算放大器500)以及输出晶体管(例如图3A-图3B的输出晶体管324)。位线电压产生电路将稳定的箝位电压(或调节电压)提供至存储器装置中的位线。
位线电压产生电路中的运算放大器接收带隙参考电压、反馈电压与补偿电流(步骤702)。运算放大器可从带隙参考***(例如图3A的带隙参考***310)接收带隙参考电压。带隙参考***提供恒定且独立于PVT效应的带隙参考电压。带隙参考电压不通过带隙缓冲器而直接提供至运算放大器的第一(正)输入端。运算放大器在第二个(负)输入端接收反馈电压。补偿电流可由补偿电流电路(例如图4的补偿电流电路400)提供至运算放大器的第三输入端。
运算放大器将输出电压提供至位线电压产生电路中的输出晶体管的栅极端(步骤704)。输出晶体管可以是n通道晶体管，例如NMOS晶体管。
输出晶体管在源极端将作为反馈电压的端点电压提供至运算放大器(步骤706)。输出晶体管接收输出电压且产生端点电压。端点电压可以是输出电压减去输出晶体管的阈值电压。反馈电压可以由输出晶体管来提供，例如，通过将输出晶体管的源极端连接至运算放大器的第二输入端来提供。
输出晶体管将作为目标电压的输出电压输送至耦接于输出晶体管的栅极端的箝位晶体管的栅极端(步骤708)。目标电压等于输出晶体管的源极端的端点电压与输出晶体管的阈值电压的总和。箝位晶体管可以是n通道晶体管(例如NMOS晶体管)。箝位晶体管具有连接至存储器装置的选定存储单元的位线的源极端，并且箝位晶体管将箝位电压提供至位线。箝位电压相关于目标电压。目标电压等于箝位电压与箝位晶体管的阈值电压的总和。输出晶体管与箝位晶体管实质上可具有相同特性，使得箝位晶体管的阈值电压可实质相同于输出晶体管的阈值电压，从而箝位电压可实质相同于端点电压。
补偿电流补偿运算放大器，使得箝位电压实质恒定。补偿电流可消除运算放大器上的PVT效应，从而使箝位电压实质恒定且独立于PVT效应。在一些示例中，运算放大器受温度效应与工艺效应的反向影响。补偿电流可以被配置为受温度效应与工艺效应的反向影响，从而带隙参考电压与反馈电压之间的电压差实质独立于PVT效应。
运算放大器配置为不平衡的，使得端点电压小于带隙参考电压。运算放大器可包括耦接至运算放大器的第一输入端的第一半桥以及耦接至运算放大器的第二输入端的第二半桥，并且第一半桥和第二半桥互不相同。运算放大器使得第一半桥承载第一电流，而第二半桥承载相异于第一电流的第二电流。补偿电流可相关于第一电流与第二电流。
第一半桥与第二半桥的相异处至少包括以下二者之一：第一半桥的多个晶体管数量相异于第二半桥的多个晶体管数量，以及相异于第二半桥的多个晶体管的第一半桥的多个晶体管具有不同宽度、不同长度或宽度与长度之间的不同比率的第一半桥的多个晶体管与第二半桥的多个晶体管的至少其中之一。在一些实施方式中，第一半桥包括第一上部电路与第一下部电路，并且第二半桥包括第二上部电路与第二下部电路。相异于第二半桥的第一半桥包括相异于第二下部电路的第一下部电路以及相异于第二上部电路的第一上部电路的至少其中之一。
存储器装置还可包括比较器(例如，图1C的比较器176)，其具有比较器的第一输入端与比较器的第二输入端，比较器的第一输入端接收存储单元电压，比较器的第二输入端接收第二参考电压。比较器将耦接至存储单元线路与箝位晶体管的比较器的第一输入端的存储单元电压以及比较器的第二输入端的第二参考电压进行比较，并输出比较结果，其表示存储单元中所存储的数据值。存储器装置还可包括行译码器(例如图1B-图1C的Y译码器148)。当连接至位线的存储单元处于读取操作时，位线电压产生电路通过行译码器将箝位电压提供至存储单元线路。
本案与其他范例可实施于一或多个计算机编程产品(例如在计算机可读取介质(computer readable medium)上所编码的一或多个计算机编程指令模块)，该计算机编程指令模块由数据处理装置来执行或控制数据处理设备的操作。计算机可读取介质可以是机器可读取存储装置、机器可读取存储基板(substrate)、存储器装置或是一或多个它们的组合。术语“数据处理设备”包括用于处理数据的所有设备、装置与机器，其包括如可编程处理器、计算机、多个处理器或多个计算机。除了硬件(hardware)之外，该设备可包括计算器编程所讨论的创建执行环境的代码，例如，构成处理器韧体(firmware)的代码、协议堆栈(protocol stack)、数据库管理***、操作***，或者一或多个它们的组合。
***可包含用于处理数据的所有设备、装置与机器，例如包括可编程处理器、计算器、多个处理器或计算机。除了硬件之外，该设备可包括计算器编程所讨论的创建执行环境的代码，例如，构成处理器韧体的代码、协议堆栈、数据库管理***、操作***，或者一或多个它们的组合。
计算器编程(也称为编程、软件、软件应用程序(software application)、脚本(script)或代码)可以用任何形式的编程语言(programming language)来编写，该编程语言包括编译(compiled)或解释语言(interpreted languages)，并且可以以任何形式来配置，包括作为独立编程(standalone program)或模块(module)、元件、子程序(subroutine)、或适用于计算环境(computing environment)的其他单元(unit)。计算器编程不需要对应至文件***中的文件。编程可存储于文件的一部分中，其保存其他编程、数据(例如，存储器在标记语言文件(markup language document)中的一或多个脚本)、专用于所讨论编程的单一文件或多个协调文件(coordinated file)(例如存储一或多个模块、子程序或部分代码的文件)。计算器编程可配置于一或多台计算器上的执行，多台计算器位于一地点或分布于多地点，并通过通讯网络进行互连。
通过一或多个可编程处理器执行一或多个计算器编程来执行本案所描述的功能，可执行本案所述的流程与逻辑流程。流程和逻辑流程还可以由专用逻辑电路(specialpurpose logic circuitry)来执行，并且设备还可以实施为专用逻辑电路，例如FPGA(现场可程序化逻辑门阵列(field programmable gate array))或ASIC(应用程序专用的集成电路(integrated circuit))。
适用于执行计算器编程的处理器包括如通用与专用微处理器以及任何种类的数字计算器之一或多个处理器。一般来说，处理器将从只读存储器或随机存取存储器(或此两者)接收指令与数据。计算器的基本元件可包括用于执行指令的处理器以及用于存储指令与数据的一或多个存储器装置。一般来说，计算器还可包括大容量(mass)存储装置(例如磁盘、磁光盘(magneto optical disk)或光盘)，计算器可操作地从一或多个大容量存储装置接收数据，或者将数据传输至一或多个大容量存储器装置(或此两者)，以存储数据。然而，计算器不需要此类装置。适用于存储计算器编程指令与数据的计算机可读取介质可包括所有形式的非易失性存储器、介质以及存储器装置，计算机可读取介质包括如半导体存储器装置(例如EPROM、EEPROM、闪存装置与磁盘)。处理器与存储器可由专用逻辑电路来补充(supplement)，或者将处理器与存储器合并(incorporated)至专用逻辑电路中。
尽管该文件可描述许多细节，但是这些细节不应被解释为对所要求保护的发明或可被要求保护的发明的范围的限制，而是对特定实施例的特定特征的描述。在单独的实施例的上下文中在本文中描述的某些特征也可以在单个实施例中组合实现。相反地，在单个实施例的上下文中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合来实现。此外，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此宣称，但是在某些情况下，可以从该组合中切除所要求保护的组合中的一或多个特征，并且所要求保护的组合可针对子组合或子组合的变体。类似地，虽然在附图中以特定顺序描绘了操作，但是这不应理解为要求以所示的特定顺序或以连续的顺序执行这样的操作，或者执行所有示出的操作以获得期望的结果。
本文仅公开了一些示例和实施方式。本领域技术人员可基于所公开的内容对所描述的示例和实施方式以及其他实施做出变化、修改和增强。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种集成电路，其中，包括：
一运算放大器，包括：
一第一输入端，用以接收一第一参考电压；
一第二输入端，用以接收一反馈电压；
一第三输入端，用以接收一补偿电流；以及
一输出端，用以输送出一输出电压；以及
一输出晶体管，包括：
一第一端，耦接至该运算放大器的该输出端，并提供作为一目标电压的该输出电压；以及
一第二端，耦接至该运算放大器的该第二输入端，并将作为该反馈电压的一端点电压提供至该运算放大器；
其中，该运算放大器配置为不平衡的，使得该端点电压小于该第一参考电压，并且该补偿电流补偿该运算放大器，使得该端点电压实质恒定。
2.根据权利要求1所述的集成电路，其中，该第一参考电压是恒定的，并且该第一参考电压独立于工艺-电压-温度效应；以及
其中该补偿电流降低该运算放大器上的该工艺-电压-温度效应，使该端点电压实质独立于该工艺-电压-温度效应。
3.根据权利要求2所述的集成电路，其中，该运算放大器受到温度效应与工艺效应的反向影响；
其中该补偿电流受到该温度效应与该工艺效应的该反向影响；以及
其中该运算放大器的该第一输入端的该第一参考电压与该第二输入端的该反馈电压之间的一电压差实质独立于该工艺-电压-温度效应。
4.根据权利要求1所述的集成电路，其中，该输出晶体管耦接至一箝位晶体管，该箝位晶体管在对应于该输出晶体管的该第一端的该箝位晶体管的第一端接收该目标电压，并且该箝位晶体管在对应于该输出晶体管的该第二端的该箝位晶体管的第二端输出一箝位电压。
5.根据权利要求4所述的集成电路，其中，该目标电压等于该输出晶体管的该端点电压与阈值电压的总和，并且该目标电压等于该箝位晶体管的该箝位电压与阈值电压的总和；
其中该输出晶体管与该箝位晶体管实质上具有相同特性，使得该箝位晶体管的该阈值电压实质相同于该输出晶体管的该阈值电压，该箝位电压实质相同于该端点电压，并且该箝位电压实质恒定且独立于工艺-电压-温度效应。
6.根据权利要求1所述的集成电路，其中，该运算放大器包括：
一第一半桥，耦接至该运算放大器的该第一输入端；以及
一第二半桥，耦接至该运算放大器的该第二输入端；
其中该第一半桥与该第二半桥互不相同。
7.根据权利要求6所述的集成电路，其中，该运算放大器使得该第一半桥承载一第一电流，并且该第二半桥承载相异于该第一电流的一第二电流。
8.根据权利要求6所述的集成电路，其中，该第一半桥与该第二半桥具有不同数量的晶体管。
9.根据权利要求6所述的集成电路，其中，该第一半桥的晶体管与该第二半桥的晶体管具有不同宽度、不同长度或宽度与长度之间的不同比率的至少其中之一。
10.根据权利要求1所述的集成电路，其中，该第一参考电压由一参考电压***所提供，并且该补偿电流由该参考电压***中的一补偿电流电路所提供。
11.一种存储器装置，其中，包括：
一存储单元阵列，包括多个存储单元；
多条存储单元线路，连接至该存储单元阵列的各该存储单元的线路；以及
一位线电压产生电路，用以将一箝位电压提供到至少一存储单元线路，该位线电压产生电路包括：
一运算放大器，用以接收一第一参考电压、一反馈电压与一补偿电流，并且该运算放大器输送出一输出电压；
一输出晶体管，耦接至该运算放大器，并且该输出晶体管将作为该反馈电压的一端点电压提供至该运算放大器，且该输出晶体管提供该输出电压以作为一目标电压，该箝位电压相关于该目标电压；
其中该运算放大器配置为不平衡的，使得该端点电压小于该第一参考电压，并且该补偿电流补偿该运算放大器，使得该箝位电压实质恒定。
12.根据权利要求11所述的存储器装置，其中，还包括：
一箝位晶体管，耦接至该输出晶体管，并接收该目标电压，且该箝位晶体管将该箝位电压输出至该些存储单元线路的一对应存储单元线路；
其中该目标电压等于该输出晶体管的该端点电压与阈值电压的总和，并且该目标电压等于该箝位晶体管的该箝位电压与阈值电压的总和；以及
其中该输出晶体管与该箝位晶体管实质上具有相同特性，使得该箝位晶体管的该阈值电压实质相同于该输出晶体管的该阈值电压，该箝位电压实质相同于该端点电压。
13.根据权利要求12所述的存储器装置，其中，还包含：
一比较器，具有该比较器的一第一输入端，系用以将耦接至该对应存储单元线路与该箝位晶体管，其中该比较器的该第一输入端接收一存储单元电压；该比较器另具有连接至一第二参考电压的该比较器的一第二输入端，用以将该存储单元电压与该第二参考电压进行比较，并输出一比较结果，该比较结果表示耦接至该对应存储单元线路的存储单元所存储的一数据值。
14.根据权利要求11所述的存储器装置，其中，还包括一线路译码器，当连接到该至少一存储单元线路的至少一存储单元处于一读取操作时，该位线电压产生电路通过该线路译码器将该箝位电压提供到该至少一存储单元线路。
15.根据权利要求11所述的存储器装置，其中，该第一参考电压是恒定且独立于工艺-电压-温度效应；以及
其中该补偿电流消除该运算放大器上的该工艺-电压-温度效应，以使该箝位电压实质恒定且独立于该工艺-电压-温度效应。
16.根据权利要求15所述的存储器装置，其中，还包括：
一补偿电流电路，用以将该补偿电流提供至该运算放大器；
其中该运算放大器受到温度效应与工艺效应的反向影响；以及
其中该补偿电流电路使该补偿电流受到该温度效应与该工艺效应的该反向影响，使得该第一参考电压与该反馈电压之间的一电压差实质独立于该工艺-电压-温度效应。
17.根据权利要求11所述的存储器装置，其中，还包括：
一带隙参考***，用以将该第一参考电压与该补偿电流提供至该运算放大器。
18.根据权利要求11所述的存储器装置，其中，该运算放大器包括：
一第一半桥，耦接至该运算放大器的一第一输入端；以及
一第二半桥，耦接至该运算放大器的一第二输入端；
其中，该第一半桥与该第二半桥互不相同。
19.根据权利要求18所述的存储器装置，其中，该第一半桥与该第二半桥的相异处至少包括以下二者之一：
该第一半桥的多个晶体管数量相异于该第二半桥的多个晶体管数量；以及
相异于该第二半桥的多个晶体管的该第一半桥的多个晶体管具有不同宽度、不同长度或宽度与长度之间的不同比率的至少其中之一。
20.一种管理一位线电压产生电路的方法，其中，该方法包括：
通过该位线电压产生电路中的一运算放大器接收一带隙参考电压、一反馈电压与一补偿电流，该带隙参考电压为恒定；
通过该运算放大器将一输出电压提供至该位线电压产生电路的一输出晶体管的栅极端；
通过该输出晶体管在该输出晶体管的源极端将作为该反馈电压的一端点电压提供至该运算放大器；以及
通过该输出晶体管将作为一目标电压的该输出电压输出至耦接于该输出晶体管的该栅极端的一箝位晶体管的栅极端，该箝位晶体管的源极端连接至一存储器***的多个存储单元的位线，并且该箝位晶体管的该源极端将一箝位电压提供至该位线；
其中该运算放大器配置为不平衡的，使得该端点电压小于该带隙参考电压；
其中该目标电压等于该输出晶体管的该端点电压与阈值电压的总和，并且该目标电压等于该箝位晶体管的该箝位电压与阈值电压的总和；
其中该输出晶体管与该箝位晶体管实质上具有相同特性，使得该箝位晶体管的该阈值电压实质相同于该输出晶体管的该阈值电压，该箝位电压实质相同于该端点电压；以及
其中该补偿电流补偿该运算放大器，使得该箝位电压实质恒定。
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