CN112582479A - 一种顶栅结构的薄膜晶体管及制作方法 - Google Patents

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Abstract

本发明公布一种顶栅结构的薄膜晶体管及制作方法，其中薄膜晶体管包括有源层、栅极绝缘层、栅极层、介电层、源极层、漏极层和栅极补偿层；所述栅极绝缘层设置在所述有源层上；所述栅极绝缘层的顶部包括第一区域、第二区域和第三区域，所述栅极层设置在所述第一区域上，所述栅极补偿层设置在所述第三区域上；所述介电层设置在所述栅极层和所述栅极绝缘层上，所述介电层上设置有第一孔和第二孔；所述源极层和所述漏极层分别设置在所述介电层上，所述源极层通过介电层上的第一孔连接有源层，所述漏极层通过介电层上的第二孔连接有源层。上述技术方案优化薄膜晶体管的电学特性，提高薄膜晶体管的稳定性，提高栅极层对下层的有源层的调控。

Description

一种顶栅结构的薄膜晶体管及制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种顶栅结构的薄膜晶体管及制作方法。
背景技术
有机发光二极管(Organic Light Emitting Diode，缩写OLED)显示装置具备低功耗，宽视角，响应速度快，超轻期薄，抗震性好等特点，被业界公认为是最有发展潜力的显示装置。
OLED显示装置的驱动薄膜晶体管(Thin Film Transistor,缩写TFT)多采用于顶栅结构的薄膜晶体管，因为顶栅结构的薄膜晶体管具有较低的寄生电容，较优良的电学特性。
传统顶栅结构的薄膜晶体管器件在制作过程中，采用栅极层与栅极绝缘层的自对准工艺。其中，栅极层的图案通常采用湿法刻蚀工艺制作，栅极绝缘层的图案通常采用干法刻蚀工艺制作。在湿法刻蚀工艺刻蚀栅极金属层时，由于刻蚀液会对侧边裸露的栅极层进行蚀刻，并且在干法蚀刻栅极绝缘层时，工艺气体Cl2对侧边没有光阻覆盖的栅极层也有腐蚀的作用，这样导致栅极层在平行于基板方向上比栅极绝缘层短出一段距离，即栅极层与栅极绝缘层在衬底基板上的正投影不能完全重合。由于栅极绝缘层上方的两侧均有一小段栅极层，对于未被栅极层覆盖的栅极绝缘层下方的有源层，栅极层不易调控到这部分的有源层，导致顶栅结构的薄膜晶体管的开启电流不足，使得薄膜晶体管的稳定性受到影响，也使得显示装置的显示效果也受到影响。
发明内容
为此，需要提供一种顶栅结构的薄膜晶体管及制作方法，解决栅极层在平行于基板方向上比栅极绝缘层短出一段距离，导致栅极层对有源层的控制力不足的问题。
为实现上述目的，本实施例提供了一种顶栅结构的薄膜晶体管，包括有源层、栅极绝缘层、栅极层、介电层、源极层、漏极层和栅极补偿层；
所述栅极绝缘层设置在所述有源层上，所述栅极绝缘层的投影位于所述有源层的投影中，所述投影的方向垂直于有源层；
所述栅极绝缘层的顶部包括第一区域、第二区域和第三区域，所述第一区域设置在栅极绝缘层的顶部的中部，所述第二区域环绕所述第二区域，所述第三区域环绕第二区域，所述栅极层设置在所述第一区域上，所述栅极补偿层设置在所述第三区域上；
所述介电层设置在所述栅极层和所述栅极绝缘层上，所述介电层上设置有第一孔和第二孔，所述第一孔位于栅极绝缘层的一侧，所述第一孔的孔底为源极层，所述第二孔位于所述栅极绝缘层的另一侧，所述第二孔的孔底为漏极层；
所述源极层和所述漏极层分别设置在所述介电层上，所述源极层通过介电层上的第一孔连接有源层，所述漏极层通过介电层上的第二孔连接有源层。
进一步地，还包括基板、遮光层和缓冲层；
所述遮光层设置在所述基板上，所述有源层的投影位于所述遮光层的投影中；
所述缓冲层设置在所述遮光层上，所述有源层设置在所述缓冲层上。
进一步地，所述源极层连接所述遮光层；或者：所述漏极层连接所述遮光层。
进一步地，还包括平坦层；
所述平坦层设置在所述栅极补偿层、所述栅极层、所述介电层、所述源极层和所述漏极层上。
进一步地，还包括电极层；
所述平坦层上设置有第三孔，第三孔的底部为源极层或者漏极层；
所述电极层设置在所述平坦层上，所述电极层通过第三孔连接所述源极层或者所述漏极层。
进一步地，栅极补偿层的投影、栅极层的投影和第二区域的投影的总和等于栅极绝缘层的投影。
本实施例还提供一种顶栅结构的薄膜晶体管制作方法，包括如下步骤：
在基板上制作有源层；
沉积绝缘层，通过干法刻蚀来蚀刻绝缘层，在有源层上形成栅极绝缘层，所述栅极绝缘层设置在所述有源层上，所述栅极绝缘层的投影位于所述有源层的投影中，所述投影的方向垂直于有源层；
沉积栅极金属层，通过湿法刻蚀来蚀刻栅极金属层，在栅极绝缘层上形成栅极层，所述栅极层设置在所述栅极绝缘层上的中部；
制作介电层，所述介电层覆盖所述栅极层、栅极绝缘层和有源层；
在介电层上制作第一孔、第二孔和第四孔，所述第一孔位于栅极绝缘层的一侧，所述第一孔的孔底为源极层，所述第二孔位于所述栅极绝缘层的另一侧，所述第二孔的孔底为漏极层，所述第四孔位于栅极层的一侧，所述第四孔的底部为栅极绝缘层，所述第四孔和栅极层之间具有间隔；
同时制作源极层、漏极层和栅极补偿层，所述源极层通过介电层上的第一孔连接有源层，所述漏极层通过介电层上的第二孔连接有源层，所述栅极补偿层通过介电层上的第四孔连接栅极绝缘层。
进一步地，在“在基板上制作有源层”之前，还包括如下步骤：
先在基板上制作遮光层，所述有源层的投影位于所述遮光层的投影中；
接着制作缓冲层，所述缓冲层覆盖所述遮光层；
最后在缓冲层上制作有源层。
进一步地，所述源极层连接所述遮光层；或者：所述漏极层连接所述遮光层。
进一步地，还包括如下步骤：
制作平坦层，所述平坦层设置在所述栅极补偿层、源极层、漏极层和介电层上；
在平坦层上制作第三孔，所述第三孔的孔底为源极层或者漏极层；
制作电极层，所述电极层通过所述第三孔连接所述源极层或者漏极层。
区别于现有技术，上述技术方案在栅极层外添加一层栅极补偿层，栅极绝缘层的内圈区域设置有栅极层，而栅极补偿层覆盖栅极绝缘层的外圈区域，避免栅极绝缘层露出栅极补偿层的外侧壁。这样的结构优化薄膜晶体管的电学特性，提高薄膜晶体管的稳定性，提高栅极层对下层的有源层的调控，解决薄膜晶体管的开启电流过低而使其无法开启。
附图说明
图1为本实施例所述薄膜晶体管的剖面结构示意图；
图2为本实施例在基板上制作栅极绝缘层的剖面结构示意图；
图3为本实施例在基板上制作栅极层的剖面结构示意图；
图4为本实施例在基板上制作介电层的剖面结构示意图；
图5为本实施例在基板上制作源极层、漏极层和栅极补偿层的剖面结构示意图。
附图标记说明：
1、基板；
2、遮光层；
3、缓冲层；
4、有源层；
5、栅极绝缘层；
51、第一区域；
52、第三区域；
6、栅极层；
7、介电层；
71、第一孔；
72、第二孔；
8、栅极补偿层；
9、源极层；
10、漏极层；
11、平坦层；
12、电极层。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1，本实施例提供一种顶栅结构的薄膜晶体管，包括有源层4、栅极绝缘层5、栅极层6、介电层7、源极层9、漏极层10和栅极补偿层8。所述栅极绝缘层5设置在所述有源层4上，栅极绝缘层5是起到绝缘作用。所述栅极绝缘层5的投影位于所述有源层4的投影中，所述投影的方向垂直于有源层4，该投影的方向也是垂直于基板1。栅极绝缘层5的尺寸小于有源层4的尺寸，在垂直于有源层的方向上，有源层4的外侧是露出栅极绝缘层5的外侧壁。所述栅极层6和栅极补偿层8均设置在所述栅极绝缘层5上。所述栅极绝缘层5的顶部包括第一区域51、第二区域和第三区域52，所述第一区域51设置在栅极绝缘层5的顶部的中部，所述第二区域环绕所述第二区域设置，所述第三区域52环绕第二区域设置，所述栅极层6设置在所述第一区域51上，所述栅极补偿层8设置在所述第三区域52上。即所述栅极补偿层8围绕所述栅极层6，所述栅极补偿层8和所述栅极层6具有间隔。所述介电层7设置在所述栅极层6和所述栅极绝缘层5上。所述介电层7上设置有第一孔71和第二孔72，第一孔71和第二孔72作为膜层之间的连接点。所述第一孔71位于栅极绝缘层5的一侧，所述第一孔71位于有源层4超出栅极绝缘层5的区域，所述第一孔71的孔底为源极层9。所述第二孔72位于所述栅极绝缘层5的另一侧，所述第二孔72也是位于有源层4超出栅极绝缘层5的区域，所述第二孔72的孔底为漏极层10。所述源极层9和所述漏极层10分别设置在所述介电层7上，所述源极层9通过介电层7上的第一孔71连接有源层4，所述漏极层10通过介电层7上的第二孔72连接有源层4。
因为制作工艺的影响，栅极绝缘层的尺寸大于栅极层的尺寸，对于未被栅极层覆盖的栅极绝缘层下方的有源层，栅极层不易调控到这部分的有源层，导致顶栅结构的薄膜晶体管的开启电流不足，使得薄膜晶体管的稳定性受到影响。上述技术方案在栅极层外添加一层栅极补偿层，栅极绝缘层的内圈区域设置有栅极层，而栅极补偿层覆盖栅极绝缘层的外圈区域，避免栅极绝缘层露出栅极补偿层的外侧壁。这样的结构优化薄膜晶体管的电学特性，提高薄膜晶体管的稳定性，提高栅极层对下层的有源层的调控，解决薄膜晶体管的开启电流过低而使其无法开启。
需要说明的是，所述第一区域的横截面的形状为圆形、矩形、椭圆形、三角形、多边形等。所述第二区域的形状和第一区域的形状相适配，因为第二区域的内侧是第一区域的外侧。同理，第三区域的内侧是第二区域的外侧，第三区域的外侧是栅极绝缘层顶部的边界。优选的，所述第一区域的横截面的形状为圆形，此时第二区域和第三区域均为环状。
在本实施例中，第二区域的宽度为16um(微米)～32um(微米)。优选的，第二区域的宽度为24um。
需要说明的是，所述有源层的材料可以是金属氧化物，金属氧化物例如铟镓锌氧化物(indiumgallium zinc oxide,缩写IGZO)、铟镓锌钛氧化物(indium gallium zinctioxide,缩写IGZTO)、石墨烯等，但不局限于此。所述有源层的厚度为0.03um(微米)～0.06um(微米)。优选的，所述有源层的厚度为0.04um。
需要说明的是，所述栅极绝缘层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。栅极绝缘层的厚度为0.3um(微米)～0.5um(微米)。优选的，栅极绝缘层的厚度为0.4um。
需要说明的是，所述栅极层的材料可以是Mo(钼)/Cu(铜)的叠层、MoTi(钼钛)/Cu(铜)的叠层、铝、银、铬等导电性优良金属，但不局限于此。如果栅极层是Mo/Cu的叠层，那么Mo的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，Mo的厚度为0.03um，Cu的厚度为0.5um。如果栅极层是MoTi/Cu的叠层，那么MoTi的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，MoTi的厚度为0.03um，Cu的厚度为0.5um。
需要说明的是，所述源极层和所述漏极层是通常设置，源极层和漏极层二者的材料相同。所述源极层的材料可以是Mo(钼)/Cu(铜)的叠层、MoTi(钼钛)/Cu(铜)的叠层、铝、银、铬等导电性优良金属，但不局限于此。如果源极层是Mo/Cu的叠层，那么Mo的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，Mo的厚度为0.03um，Cu的厚度为0.5um。如果源极层是MoTi/Cu的叠层，那么MoTi的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，MoTi的厚度为0.03um，Cu的厚度为0.5um。
需要说明的是，所述介电层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。介电层的厚度为0.3um(微米)～0.5um(微米)。优选的，介电层的厚度为0.4um。
在优选的实施例中，栅极补偿层的投影、栅极层的投影和第二区域的投影的总和等于栅极绝缘层的投影。因为蚀刻工艺的原因，栅极绝缘层会有倾斜的外侧壁或者垂直的外侧壁，最好栅极绝缘层具有与基板相垂直的外侧壁。同理，栅极补偿层最好也是具有与基板相垂直的外侧壁。
在本实施例中，基板1是承载薄膜晶体管的部件，基板1的材料可以是砷化镓、玻璃等。所述薄膜晶体管设置在基板1上，有源层可以直接设置在所述基板1上，结构如图1所示。介电层覆盖下方的有源层、漏极层和源极层，同时介电层还可以置于基板1上。
在本实施例中，因为有源层遭受光照后使得薄膜晶体管的稳定性下降，所述薄膜晶体管还包括遮光层2和缓冲层3，缓冲层3起到绝缘的作用，遮光层2起到防止光线照射有源层4，结构如图1所示。所述遮光层2设置在所述基板1上，所述有源层4的投影位于所述遮光层2的投影中，该投影方向也是垂直于有源层。遮光层的尺寸大于有源层的尺寸，遮光层可以遮挡住从基板方向射进来的光，避免有源层被从基板方向射进来的光所照射到。所述缓冲层3设置在所述遮光层上，所述有源层设置在所述缓冲层3上。此时有源层和介电层是设置在缓冲层3上。
需要说明的是，所述遮光层可以是金属膜层，例如钼、铝、银、铜等，但不限于此。金属膜层具有较好的光线屏蔽性，能够将光线遮挡住。遮光层的厚度为0.1um(微米)～0.2um(微米)。优选的，遮光层的厚度为0.15um。
需要说明的是，所述缓冲层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。缓冲层的厚度为0.3um(微米)～0.5um(微米)。优选的，缓冲层的厚度为0.4um。
需要说明的是，所述源极层连接所述遮光层；或者：所述漏极层连接所述遮光层。源极层与漏极层中的一个连接遮光层即可，结构如图1所示。
在本实施例中，为了保护下方的栅极层、源极层、漏极层，还包括平坦层11，结构如图1所示。所述平坦层11设置在所述栅极补偿层、所述栅极层、所述介电层、所述源极层和所述漏极层上。平坦层11可以是绝缘的材料制作而成，进而起到隔离金属之间的电连接。通过覆盖一层平坦层，可以保护下方的已经制作好的膜层不被后续工艺影响。
需要说明的是，平坦层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。平坦层的厚度为0.3um(微米)～0.5um(微米)。优选的，缓冲层的厚度为0.4um。
在进一步的实施例中，为了实现薄膜晶体管和外部结构的连接，还包括电极层12，结构如图1所示。所述平坦层11上设置有第三孔，第三孔的底部为源极层9或者漏极层10。所述电极层12设置在所述平坦层11上，所述电极层12通过第三孔连接所述源极层9或者所述漏极层10。如果源极层9已经和遮光层连接，那么由漏极层10和电极层12连接，结构如图1所示；如果漏极层10已经和遮光层连接，那么由源极层9和电极层12连接。外部结构通过电极层实现和薄膜晶体管的连通，薄膜晶体管作为开关来驱动液晶像素点可以达到高速度、高亮度、高对比度。
需要说明的是，电极层的材料可以是氧化铟锡(Indium tin oxide,缩写ITO)，氧化锌铝(缩写AZO)，氧化铟锌(indium zinc oxide,缩写IZO)，但不限于此。电极层的厚度为0.05um～0.08um，优选的，电极层的厚度为0.075um。
本实施例提供一种显示装置，所述显示装置包括上述任意一个实施例所述的一种顶栅结构的薄膜晶体管。所述显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。优选的，所述显示装置为OLED显示装置。在某些实施例中，所述显示装置为LCD显示装置。
请参阅图1至图5，本实施还提供一种顶栅结构的薄膜晶体管制作方法，该制作方法在基板1上制作。基板1的材料可以是砷化镓、玻璃等。包括如下步骤：在基板上制作遮光层，遮光层用于防止光线照射有源层，结构如图2所示。在基板1上沉积一层金属，沉积的方式可以是蒸镀、溅镀等。该层金属的材料可以是钼、铝、银、铜等，但不限于此。该层金属经过蚀刻形成遮光层2，遮光层2具有较好的光线屏蔽性，能够将光线遮挡住，避免有源层遭受光照后使得薄膜晶体管的稳定性下降。
遮光层制作完毕后，在遮光层上制作缓冲层，缓冲层用于隔离遮光层和其他无关的金属膜层之间的电连接，结构如图2所示。具体的，沉积一层绝缘材料到基板上，依据情况来对该绝缘材料进行曝光和蚀刻，在遮光层上形成缓冲层3。缓冲层3是覆盖遮光层，同时还延伸到基板上。需要说明的是，所述缓冲层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。缓冲层的厚度为0.3um(微米)～0.5um(微米)。优选的，缓冲层的厚度为0.4um。
缓冲层制作完毕后，在缓冲层上制作有源层，结构如图2所示。具体的，通过物理气相沉积法镀上一层金属氧化物到基板上，该金属氧化物可以是铟镓锌氧化物(indiumgallium zinc oxide,缩写IGZO)、铟镓锌钛氧化物(indium gallium zinctioxide,缩写IGZTO)、石墨烯等，但不局限于此。金属氧化物经过蚀刻后形成有源层4，有源层4位于缓冲层上。所述有源层4的投影位于所述遮光层2的投影中，该投影方向垂直于有源层。这样遮光层才可以遮挡住有源层。所述有源层的厚度为0.03um(微米)～0.06um(微米)。优选的，所述有源层的厚度为0.04um。
有源层制作完毕后，在有源层上制作栅极绝缘层，栅极绝缘层用于隔离栅极层和有源层之间的电连接，结构如图3所示。具体的，通过等离子体增强化学的气相沉积法沉积一层绝缘材料(即绝缘层)到基板上，该绝缘材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。对绝缘材料进行曝光和蚀刻，该蚀刻可以是干法刻蚀，在有源层上形成栅极绝缘层5。所述栅极绝缘层5的投影位于所述有源层4的投影中，所述投影的方向垂直于有源层。栅极绝缘层的厚度为0.3um(微米)～0.5um(微米)。优选的，栅极绝缘层的厚度为0.4um。
在优选的实施例中，蚀刻栅极绝缘层可以是通过非等向性蚀刻的方式，使得栅极绝缘层的侧壁是垂直于有源层。
栅极绝缘层制作完毕后，在栅极绝缘层上制作栅极层，结构如图3所示。具体的，通过物理气相沉积法镀上一层金属(即栅极金属层)到基板上，而后栅极金属层通过湿法蚀刻形成栅极层6。栅极层6由于湿法蚀刻的原因未能覆盖住栅极绝缘层，因此栅极绝缘层5的***区域是露出到栅极层6的外侧壁，导致顶栅结构的薄膜晶体管的开启电流不足，使得薄膜晶体管的稳定性受到影响。
需要说明的是，所述栅极层的材料可以是Mo(钼)/Cu(铜)的叠层、MoTi(钼钛)/Cu(铜)的叠层、铝、银、铬等导电性优良金属，但不局限于此。如果栅极层是Mo/Cu的叠层，那么Mo的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，Mo的厚度为0.03um，Cu的厚度为0.5um。如果栅极层是MoTi/Cu的叠层，那么MoTi的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，MoTi的厚度为0.03um，Cu的厚度为0.5um。
栅极层制作完毕后，覆盖一层介电层，介电层也起到隔离的作用，结构如图4所示。具体的，通过等离子体增强化学的气相沉积法沉积一层绝缘材料到基板上，该绝缘材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。对绝缘材料进行曝光和蚀刻，在有源层上形成介电层7。为了起到有效的防护，所述介电层7覆盖所述栅极层、栅极绝缘层、有源层和缓冲层上。介电层的厚度为0.3um(微米)～0.5um(微米)。优选的，介电层的厚度为0.4um。
制作介电层后，在介电层上制作第一孔、第二孔、第四孔和第五孔，第一孔作为源极层和有源层的连接点，第二孔作为漏极层和有源层的连接点，第四孔作为栅极补偿层和栅极绝缘层之间的连接点，第五孔作为源极层或者漏极层与遮光层之间的连接点，结构如图4所示。制作孔的步骤可以是以光阻为掩膜，通过蚀刻的工艺来蚀刻介电层。或者可以通过激光打孔的方式来制作孔。所述第一孔71位于栅极绝缘层的一侧，所述第一孔71位于有源层超出栅极绝缘层的区域，所述第一孔71的孔底为源极层9。所述第二孔72位于所述栅极绝缘层的另一侧，所述第二孔72也是位于有源层超出栅极绝缘层的区域，所述第二孔72的孔底为漏极层10。第四孔位于栅极层的一侧，第四孔的孔底为栅极绝缘层的***区域(即对应栅极绝缘层上的第三区域)。第五孔位于栅极绝缘层的一侧，第五孔的孔底为遮光层。
需要说明的是，第一孔、第二孔、第四孔和第五孔可以是同时制作的。
第一孔、第二孔和第四孔制作完毕后，进行源极层、漏极层和栅极补偿层的制作，结构如图5所示。具体的，先涂布光阻，接着图形化光阻，即曝光和显影后使得要制作源极层9、漏极层10和栅极补偿层8的部位开口。然后通过物理气相沉积法镀上一层金属到基板上，进而在介电层上形成源极层9、漏极层10和栅极补偿层8。这些膜层制作完毕后，清除光阻。所述源极层9通过介电层上的第一孔连接有源层，所述漏极层10通过介电层上的第二孔连接有源层，栅极补偿层8通过第四孔连接栅极绝缘层。
所述栅极绝缘层的顶部包括第一区域51、第二区域和第三区域52，所述第一区域51设置在栅极绝缘层的顶部的中部，所述第二区域环绕所述第二区域设置，所述第三区域52环绕第二区域设置，所述栅极层设置在所述第一区域51上，所述栅极补偿层8设置在所述第三区域52上。即所述栅极补偿层8围绕所述栅极层，所述栅极补偿层8和所述栅极层具有间隔，该间隔为第二区域的宽度。
需要说明的是，所述第一区域的横截面的形状为圆形、矩形、椭圆形、三角形、多边形等。所述第二区域的形状和第一区域的形状相适配，因为第二区域的内侧是第一区域的外侧。同理，第三区域的内侧是第二区域的外侧，第三区域的外侧是栅极绝缘层顶部的边界。优选的，所述第一区域的横截面的形状为圆形，此时第二区域和第三区域均为环状。
在本实施例中，第二区域的宽度为16um(微米)～32um(微米)。优选的，第二区域的宽度为24um。
需要说明的是，所述栅极补偿层和材料、漏极层的材料和源极层的材料相同。所述源极层的材料可以是Mo(钼)/Cu(铜)的叠层、MoTi(钼钛)/Cu(铜)的叠层、铝、银、铬等导电性优良金属，但不局限于此。如果源极层是Mo/Cu的叠层，那么Mo的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，Mo的厚度为0.03um，Cu的厚度为0.5um。如果源极层是MoTi/Cu的叠层，那么MoTi的厚度为0.02um～0.05um，Cu的厚度为0.4um～0.6um，优选的，MoTi的厚度为0.03um，Cu的厚度为0.5um。
源极层、漏极层和栅极补偿层制作完毕后，制作一层平坦层，所述平坦层用于隔离电极层和其他无关膜层之间的电连接，结构如图1所示。具体的，通过等离子体增强化学的气相沉积法沉积一层绝缘材料到基板上，该绝缘材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此，进而在源极层、漏极层和栅极补偿层上形成平坦层11。平坦层11覆盖下方的膜层，可以保护下方的已经制作好的膜层不被后续工艺影响。
需要说明的是，平坦层的材料可以是氮化物(氮化硅等)、氧化物(氧化硅等)等，但不局限于此。平坦层的厚度为0.3um(微米)～0.5um(微米)。优选的，缓冲层的厚度为0.4um。
平坦层制作完毕后，在所述平坦层上制作第三孔，第三孔作为电极层与源极层或者漏极层之间的连接点。具体的，先涂布光阻，接着图形化光阻，即曝光和显影后使得要制作第三孔的部位开口。然后以光阻为掩膜蚀刻平坦层到源极层或者漏极层，以形成第三孔。第三孔的底部为源极层或者漏极层。第三孔制作完毕后，清除光阻。
平坦层制作完毕后，为了实现薄膜晶体管和外部结构的连接，还包括制作电极层，结构如图1所示。通过物理气相沉积法沉积一层电极层12，所述电极层12通过第三孔连接所述源极层或者所述漏极层。如果源极层9已经和遮光层2连接，那么由漏极层10和电极层12连接，结构如图1所示；如果漏极层10已经和遮光层2连接，那么由源极层9和电极层12连接。外部结构通过电极层12实现和薄膜晶体管的连通，薄膜晶体管作为开关来驱动液晶像素点可以达到高速度、高亮度、高对比度。
需要说明的是，电极层的材料可以是氧化铟锡(Indium tin oxide,缩写ITO)，氧化锌铝(缩写AZO)，氧化铟锌(indium zinc oxide,缩写IZO)，但不限于此。电极层的厚度为0.05um～0.08um，优选的，电极层的厚度为0.075um。
该制作方法是以现有干法刻蚀制作栅极绝缘层，湿法刻蚀制作栅极层为基础，在尽可能地维持原有的制程步骤和控制光罩的数量的情况下，在栅极层外侧制作栅极补偿层，以此来解决原本的栅极层对有源层的控制力不足的问题。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明专利的保护范围之内。

Claims (10)

1.一种顶栅结构的薄膜晶体管，其特征在于，包括有源层、栅极绝缘层、栅极层、介电层、源极层、漏极层和栅极补偿层；
所述栅极绝缘层设置在所述有源层上，所述栅极绝缘层的投影位于所述有源层的投影中，所述投影的方向垂直于有源层；
所述栅极绝缘层的顶部包括第一区域、第二区域和第三区域，所述第一区域设置在栅极绝缘层的顶部的中部，所述第二区域环绕所述第二区域，所述第三区域环绕第二区域，所述栅极层设置在所述第一区域上，所述栅极补偿层设置在所述第三区域上；
所述介电层设置在所述栅极层和所述栅极绝缘层上，所述介电层上设置有第一孔和第二孔，所述第一孔位于栅极绝缘层的一侧，所述第一孔的孔底为源极层，所述第二孔位于所述栅极绝缘层的另一侧，所述第二孔的孔底为漏极层；
所述源极层和所述漏极层分别设置在所述介电层上，所述源极层通过介电层上的第一孔连接有源层，所述漏极层通过介电层上的第二孔连接有源层。
2.根据权利要求1所述的一种顶栅结构的薄膜晶体管，其特征在于，还包括基板、遮光层和缓冲层；
所述遮光层设置在所述基板上，所述有源层的投影位于所述遮光层的投影中；
所述缓冲层设置在所述遮光层上，所述有源层设置在所述缓冲层上。
3.根据权利要求2所述的一种顶栅结构的薄膜晶体管，其特征在于，所述源极层连接所述遮光层；或者：所述漏极层连接所述遮光层。
4.根据权利要求1所述的一种顶栅结构的薄膜晶体管，其特征在于，还包括平坦层；
所述平坦层设置在所述栅极补偿层、所述栅极层、所述介电层、所述源极层和所述漏极层上。
5.根据权利要求4所述的一种顶栅结构的薄膜晶体管，其特征在于，还包括电极层；
所述平坦层上设置有第三孔，第三孔的底部为源极层或者漏极层；
所述电极层设置在所述平坦层上，所述电极层通过第三孔连接所述源极层或者所述漏极层。
6.根据权利要求1至5任意一项所述的一种顶栅结构的薄膜晶体管，其特征在于，栅极补偿层的投影、栅极层的投影和第二区域的投影的总和等于栅极绝缘层的投影。
7.一种顶栅结构的薄膜晶体管制作方法，其特征在于，包括如下步骤：
在基板上制作有源层；
沉积绝缘层，通过干法刻蚀来蚀刻绝缘层，在有源层上形成栅极绝缘层，所述栅极绝缘层设置在所述有源层上，所述栅极绝缘层的投影位于所述有源层的投影中，所述投影的方向垂直于有源层；
沉积栅极金属层，通过湿法刻蚀来蚀刻栅极金属层，在栅极绝缘层上形成栅极层，所述栅极层设置在所述栅极绝缘层上的中部；
制作介电层，所述介电层覆盖所述栅极层、栅极绝缘层和有源层；
在介电层上制作第一孔、第二孔和第四孔，所述第一孔位于栅极绝缘层的一侧，所述第一孔的孔底为源极层，所述第二孔位于所述栅极绝缘层的另一侧，所述第二孔的孔底为漏极层，所述第四孔位于栅极层的一侧，所述第四孔的底部为栅极绝缘层，所述第四孔和栅极层之间具有间隔；
同时制作源极层、漏极层和栅极补偿层，所述源极层通过介电层上的第一孔连接有源层，所述漏极层通过介电层上的第二孔连接有源层，所述栅极补偿层通过介电层上的第四孔连接栅极绝缘层。
8.根据权利要求7所述的一种顶栅结构的薄膜晶体管制作方法，其特征在于，在“在基板上制作有源层”之前，还包括如下步骤：
先在基板上制作遮光层，所述有源层的投影位于所述遮光层的投影中；
接着制作缓冲层，所述缓冲层覆盖所述遮光层；
最后在缓冲层上制作有源层。
9.根据权利要求8所述的一种顶栅结构的薄膜晶体管制作方法，其特征在于，所述源极层连接所述遮光层；或者：所述漏极层连接所述遮光层。
10.根据权利要求7所述的一种顶栅结构的薄膜晶体管制作方法，其特征在于，还包括如下步骤：
制作平坦层，所述平坦层设置在所述栅极补偿层、源极层、漏极层和介电层上；
在平坦层上制作第三孔，所述第三孔的孔底为源极层或者漏极层；
制作电极层，所述电极层通过所述第三孔连接所述源极层或者漏极层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646713A (zh) * 2011-05-13 2012-08-22 京东方科技集团股份有限公司 一种薄膜晶体管液晶显示器的像素结构及其制造方法
US20160064421A1 (en) * 2014-08-29 2016-03-03 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
JP2016167636A (ja) * 2016-06-08 2016-09-15 株式会社半導体エネルギー研究所 半導体装置
CN110651373A (zh) * 2017-05-11 2020-01-03 普兰西股份有限公司 包含具有金属性层片的层结构的柔性部件
CN213845282U (zh) * 2020-12-30 2021-07-30 福建华佳彩有限公司 一种顶栅结构的薄膜晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646713A (zh) * 2011-05-13 2012-08-22 京东方科技集团股份有限公司 一种薄膜晶体管液晶显示器的像素结构及其制造方法
US20160064421A1 (en) * 2014-08-29 2016-03-03 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
JP2016167636A (ja) * 2016-06-08 2016-09-15 株式会社半導体エネルギー研究所 半導体装置
CN110651373A (zh) * 2017-05-11 2020-01-03 普兰西股份有限公司 包含具有金属性层片的层结构的柔性部件
CN213845282U (zh) * 2020-12-30 2021-07-30 福建华佳彩有限公司 一种顶栅结构的薄膜晶体管

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