CN112582338A - 一种实现背引出的工艺方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 103
- 230000008569 process Effects 0.000 title claims abstract description 78
- 238000000605 extraction Methods 0.000 title claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 96
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 94
- 239000010703 silicon Substances 0.000 claims abstract description 94
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 19
- 238000005224 laser annealing Methods 0.000 claims abstract description 18
- 238000002347 injection Methods 0.000 claims abstract description 15
- 239000007924 injection Substances 0.000 claims abstract description 15
- 238000001259 photo etching Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000000227 grinding Methods 0.000 claims abstract description 4
- 238000002513 implantation Methods 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 14
- 238000011049 filling Methods 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 2
- 238000001994 activation Methods 0.000 abstract description 18
- 230000004913 activation Effects 0.000 abstract description 15
- 238000010521 absorption reaction Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 61
- 230000010354 integration Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002277 temperature effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- General Physics & Mathematics (AREA)
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Abstract
一种实现背引出的工艺方法,包括对所述硅片背面研磨减薄,以使所述硅片背面距离器件层一预定距离D;在硅片背面曝光将需要进行背引出的P型区域,进行P型掺杂以形成P型掺杂区,以及在硅片背面曝光将需要进行背引出的N型区域打开,进行N型掺杂以形成N型掺杂区;在硅片背面沉积生长隔离层和激光反射层;通过光刻和刻蚀工艺刻蚀隔离层和激光反射层的指定区域,暴露P型掺杂区和N型掺杂区;采用激光退火工艺对硅片背面实现全晶圆均匀退火。因此,本发明实现了减少硅片背面对激光退火热预算吸收情况下,激活注入元素,为实现背引出工艺提供经济、可行方案。
Description
技术领域
本发明涉及半导体集成电路工艺技术领域,特别是涉及一种实现背引出的工艺方法。
背景技术
集成电路发展的根本驱动力在于追求晶体管性能的提升和成本的下降。在14nm以下的先进节点,技术研发成本、设备及耗材的相关费用大幅度上升。虽然单位面积上集成的晶体管数量随着技术节点的发展而提高,但单个晶体管的制造成本也呈现趋势。
半导体器件制造成本上升但性能提升不明显,造成集成电路尺寸微缩的驱动力不足。拓展除尺寸微缩外其它发展方向以提升器件性能,从而实现技术革命是当前的主流声音之一。
三维集成技术可以在较低技术节点水平实现优异的器件性能,从而达到低成本高性能的发展目的。因此,三维集成技术成为推动芯片产业继续按摩尔定律发展的另一重要途径。三维堆叠利用立体空间实现芯片的堆叠,减少互连线长度,缩短了电流传递路径,降低功耗并且提升芯片性能。先进的三维集成技术是Wafer-to-Wafer工艺,通过键合方式实现不同芯片堆叠。
具体地,三维集成技术流程是将完成逻辑工艺或存储工艺的相关硅片通过键合方式实现硅片堆叠,对硅片背面进行减薄处理,最后在减薄后的硅片背面实现相关信号引出。
背面互连技术是一种将CMOS芯片从二维结构扩展到三维结构的硅片背面工艺。其目的在于将信号从芯片背面引出、减少正面金属层次、抑制电路寄生效应和进一步提高晶体管密度。实现硅片背面的信号引出,需要在硅片阱注入区域与接触孔金属实现欧姆接触。为实现欧姆接触,首先需在硅片背面区域进行高浓度掺杂即P+和N+注入,再进行退火实现晶体损伤修复和注入杂质激活,最后通过金属接触孔实现金属和半导体间欧姆接触。
背面退火技术是三维堆叠硅片背面互连技术实现的关键,关系到三维芯片背面互联技术最终能否得到发展。三维堆叠硅片背面进行退火处理时,硅层厚度仅为2-3um,硅层下方即为器件层和正面金属互连层,由于正面金属互连层区域对温度的敏感性较高,因此,在退火激活过程中要求硅片表面熔融以实现注入杂质的激活和硅片损伤的修复,而热量需要在表面迅速耗散使得在器件层和正面金属互连层,即退火表面下2-3um的位置,温度不高于400℃。目前业界出于对背面注入杂质激活和温度控制的考虑,背面退火工艺迫切需要一种作用深度“浅”、少扩散乃至无扩散的新型退火方案,激活率能够达到信号导通要求。
本领域技术人员清楚,集成电路制造工艺中退火技术主要有炉管退火、快速热退火和激光退火三种,主流的退火工艺为快速热退火和激光退火。
快速热退火通过在硅片正面或者背面使用卤素灯泡或者灯管的方式对硅片整面进行加热,整体被加热到1100℃左右,从而实现硅片损伤修复和元素的激活。由于其加热原理是将硅片整体加热,在激活过程中硅片正面和背面温度都将达到1000℃左右,无法满足背引出激活需求。
目前,激光退火通过设备产生的激光束对硅片表面局部区域加热,其加热温度可以超过1400℃,从而达到表面激光照射区域硅晶体熔化的效果,然后该熔化区域硅晶体损伤修复并且实现杂质元素激活。激光退火的加热原理显示此加热方式满足背引出激活需求。但,在实际工艺过程中激光退火在实现背面激活的同时硅片内部过多的热量将造成表面高温向硅片内部传递,从而在背面激活过程中,温度传递造成器件层温度超过400℃甚至500℃,造成金属硅化物(Salicide)和金属互连层区域电学参数受影响。
因此,如何进一步降低退火过程中热预算,进一步减少高温对正面器件和金属互连层的影响是背引出工艺是亟待解决的问题。
发明内容
本发明的目的在于提供一种实现背引出的工艺方法,用于解决在目前的背引出工艺中,退火工艺无法满足背引出工艺对元素激活率、器件层温度等方面要求的问题。
为实现上述目的,本发明的技术方案如下:
一种实现背引出的工艺方法,其包括如下步骤:
步骤S1:提供一硅片,对所述硅片背面研磨减薄,以使所述硅片背面距离器件层一预定距离D;其中,所述硅片包括阱注入层、器件层、后道介质层和后道金属互连层,所述阱注入层包括P型区域和N型区域;
步骤S2:通过光刻、刻蚀工艺,在所述硅片背面将需要进行背引出的P型区域打开,进行P型掺杂以形成P型掺杂区,剩余的所述P型区域为P阱区域;以及在所述硅片背面将需要进行背引出的N型区域打开,进行N型掺杂以形成N型掺杂区,剩余的所述N型区域为N阱区域;
步骤S3:在所述硅片背面沉积生长隔离层和激光反射层;
步骤S4:通过光刻、刻蚀工艺刻蚀所述隔离层和所述激光反射层的指定区域,暴露P型掺杂区和N型掺杂区;
步骤S5:采用激光退火工艺对所述硅片背面实现全晶圆均匀退火;
步骤S6:通过湿法工艺去除所述隔离层和激光反射层。
进一步地,所述的实现背引出的工艺方法,其特征在于,还包括在所述硅片背面指定区域形成DTI的步骤;其中,所述形成DTI的步骤在所述步骤S1和步骤S2之间完成,或者所述形成DTI的步骤在所述步骤S2和步骤S3之间完成;或者所述形成DTI的步骤在所述步骤S6之后完成。
进一步地,所述形成DTI的步骤具体包括:
通过光刻、刻蚀工艺在所述硅片背面指定区域形成深槽结构,采用化学气相沉积工艺将填充材料沉积入所述深槽结构中,以形成DTI;去除非DTI区域的所述填充材料;其中,所述填充材料为氧化物、氮化物或金属。
进一步地,所述DTI的深度为0.3-5um,宽度为0.1-5um,填充厚度为0.3-7um。
进一步地,所述P型掺杂采用B+注入,注入能量为0.5-50KeV,注入剂量为1E13-5E15 ions/cm2。
所述N型掺杂采用As+注入,注入能量为1-60KeV,注入剂量为1E13-5E15 ions/cm2。
进一步地,所述隔离层的材料包括氮化硅、二氧化硅或氧化硅;所述激光反射层包括金属钨层。
进一步地,所述金属钨层的厚度为2-500nm。
进一步地,所述隔离层的材料包括二氧化硅,所述二氧化硅的厚度为2-1000nm。
进一步地,所述硅片的厚度为700-800um,对所述硅片背面研磨减薄,以使所述硅片背面距离器件层的预定距离D为1-5um。
从上述技术方案可以看出,本发明提供的一种实现背引出的工艺方法,该技术方案通过沉积隔离层和激光反射层的方式覆盖硅片背面,然后通过光刻刻蚀方式将需要吸收激光能量以激活元素的区域刻开,在后期激光退火过程中,激光光束虽然在硅片背面均匀扫描,但只有刻开区域能吸收该激光能量,从而实现掺杂元素激活和晶格修复。
也就是说,被隔离层和激光反射层覆盖的区域受激光能量影响较小,因此减少了硅片背面整体接收的能量,从而有助于满足背引出工艺要求,从而可以在实现杂质激活的同时,在器件层和正面金属互连层(退火表面下2-3um的位置),温度不高于400℃。
并且,隔离层和激光反射层的存在消除了深槽隔离(deep trench isolation,DTI)对激光的影响,使集成工艺有更大调整空间,也为背引出工艺提供更大的工艺窗口和更低的工艺门槛。
附图说明
图1所示为本发明实施例中实现背引出的工艺方法的流程示意图
图2所示为本发明实施例中硅片背面P+注入和N+注入后的结构示意图
图3所示为本发明实施例中沉积隔离层和激光反射层后的硅片结构示意图
图4所示为本发明实施例中刻蚀隔离层和激光反射层后硅片结构示意图
具体实施方式
下面结合附图1-4,对本发明的具体实施方式作进一步的详细说明。
需要说明的是,本发明的提出一种实现背引出的工艺方法,有效地解决了当前背引出工艺中所采用的退火工艺无法满足背引出工艺对元素激活率、器件层温度等方面要求的问题。
请参阅图1,图1所示为本发明实施例中实现背引出的工艺方法的流程示意图。如图1所示,该工艺方法,其包括如下步骤:
步骤S1:提供一硅片,对所述硅片背面研磨减薄,以使所述硅片背面距离器件层一预定距离D;其中,所述硅片包括阱注入层、器件层、后道介质层和后道金属互连层,所述阱注入层包括P型区域和N型区域。
步骤S2:通过光刻、刻蚀工艺,在所述硅片背面将需要进行背引出的P型区域打开,进行P型掺杂以形成P型掺杂区,剩余的所述P型区域为P阱区域;以及在所述硅片背面将需要进行背引出的N型区域打开,进行N型掺杂以形成N型掺杂区,剩余的所述N型区域为N阱区域。
请参阅图2,图2所示为本发明实施例中硅片背面P+注入和N+注入后的结构示意图,其中,110为阱注入层,120为器件层,130为后道介质层,140为后道金属互连层,150为N阱区域,151为P阱区域,152为N+注入区域即N型掺杂,153为P+注入区域即P型掺杂,170为DTI区域(后续再详述)。
如图2所示,本发明是在已完成阱注入层110、器件层120、后道介质层130和后道金属互连层140基础上,对硅片背面研磨减薄。较佳地,通常可以将硅片背面减薄到距离器件层2-3um厚。例如,当硅片的厚度为750um时,对硅片背面研磨减薄,以使硅片背面距离器件层的预定距离D可以为2um。
在本发明的实施例中,通过光刻工艺,在硅片背面曝光将指定区域打开,通过高电流离子注入机实现特定元素、特定能量和特定剂量的P型掺杂153;通过相同方法实现N型区域曝光和掺杂152。
本发明专利中对P型掺杂区和N型掺杂区的制作顺序不做特定限制,可根据工艺要求调整掺杂元素、能量、剂量和P/N型掺杂顺序。
具体地,以对P型掺杂区为例,通过光刻工艺,在硅片背面曝光将需要进行背引出的P型区域打开,通过高电流离子注入机实现P型掺杂253,P型掺杂采用B+注入,注入能量为0.5-50KeV,注入剂量为1E13-5E15ions/cm2;然后进行干法去胶,湿法清洗。
以对N型掺杂区为例,通过进行光刻工艺,在硅片背面曝光将需要进行背引出的N型区域打开,通过高电流离子注入机实现N型掺杂252,N型掺杂采用As+注入,注入能量为1-60KeV,注入剂量为1E13-5E15 ions/cm2;然后进行干法去胶,湿法清洗。
上述注入步骤完成之后,就可以执行步骤S3:在所述硅片背面沉积生长隔离层和激光反射层。
请参阅图3,图3所示为本发明实施例中刻蚀隔离层和激光反射层后硅片结构示意图;其中,210为阱注入层,220为器件层,230为后道介质层,240为后道金属互连层,250为N阱区域,251为P阱区域,252为N+注入区域即N型掺杂,253为P+注入区域即P型掺杂,260为隔离层,261为激光反射层,270为DTI区域(后续再详述)。
在本发明的实施例中,隔离层260可以是氧化硅层、也可以是氮化硅层等,隔离层260的厚度可以为10nm。隔离层260要求在本身不影响背面P型掺杂区、N型掺杂区253和P阱区域250、N阱区域251的电学参数等特性基础上,隔绝激光反射层261对背面P型掺杂区252、N型掺杂区253、P阱区域250和N阱区域251的影响。
激光反射层可以是金属层,较佳地,激光反射层为钨层。当氧化硅260沉积生长完成后,就可以进行激光反射层261沉积,例如,金属钨层的沉积,该金属钨层厚度可以为300nm。激光反射层261的目的是反射激光能量,使硅片背面吸收的激光总能量降低,从而减少温度对正面器件层220和后道金属互连层240的影响。
激光反射层261除了具备反射激光能量,减少温度对正面器件层220和后道金属互连层240的影响作用外,同时也减少温度对正面器件层220和后道金属互连层240的影响作用。
本发明实施例中的技术方案不对激光反射层261的材料类型、厚度等进行限制,可根据工艺要求进行调整。
接下来,就可以执行步骤S4、步骤S5和步骤S6。
步骤S4:通过光刻、刻蚀工艺刻蚀所述隔离层和所述激光反射层的指定区域,暴露P型掺杂区和N型掺杂区;
步骤S5:采用激光退火工艺对所述硅片背面实现全晶圆均匀退火;
步骤S6:通过湿法工艺去除所述隔离层和激光反射层。
请参阅图4,图4所示为本发明实施例中刻蚀隔离层和激光反射层后硅片结构示意图。其中310为阱注入层,320为器件层,330为后道介质层,340为后道金属互连层,350为N阱区域,351为P阱区域,352为N+注入区域即N型掺杂,353为P+注入区域即P型掺杂,360为隔离层,361为激光反射层,370为DTI区域,380为隔离层和激光反射层被刻蚀暴露区域。
具体地,通过光刻刻蚀工艺将隔离层360和激光反射层361特定区域开孔,特定的开孔区域380使P型掺杂区353和N型掺杂区352暴露出来。从而在后期激光退火照射过程中P型掺杂区353和N型掺杂区352直接接触激光能量,获得足够激光能量后P型掺杂353区和N型掺杂352区的元素和周围硅原子实现价键连接和该区域硅缺陷的修复。
由于激光能量较高可能使硅产生融化,尤其是注入后界面能较高的缺陷硅,硅熔化后杂质元素扩散系数和固态硅相比有几个数量级的提升,因此,可能产生P型掺杂区353和N型掺杂352区中和的隐患。而隔离层360和激光反射层361的存在可以有效消除该隐患。因为,隔离层360和激光反射层361将P型掺杂区353和N型掺杂区352隔离分开;隔离层360和激光反射层361覆盖下的硅对激光能量吸收很小,远远达不到硅熔化温度。
当隔离层和激光反射层分别选择的材料为氧化硅360和金属钨W 361时,通过光刻刻蚀工艺刻蚀氧化硅360和金属钨W 361区域,使P型掺杂353区和N型掺杂352暴露出来区。从而在后期激光退火照射过程中P型掺杂区353和N型掺杂区352直接接触激光能量,获得足够激光能量后P型掺杂区353和N型掺杂区352的元素和周围硅原子实现价键连接和该区域硅缺陷的修复。
上述完成后,就可以进行最后的激光退火工艺,要求激光退火在硅片背面实现全晶圆均匀退火。完成激光退火后,通过湿法工艺去除金属钨W和SiO2;完成背引出工艺流程。
也就是说,隔离层360和激光反射层361结合光刻刻蚀工艺,可实现激光能量在特定区域内吸收和特定区域杂质激活。
需要说明的是,在本发明实施例中,该实现背引出的工艺方法还包括通过光刻和刻蚀工艺将所述硅片背面指定区域进行深槽隔离(DTI)槽刻蚀的步骤,其中,所述形成DTI的步骤在所述步骤S1和步骤S2之间完成,或者所述形成DTI的步骤在所述步骤S2和步骤S3之间完成;或者所述形成DTI的步骤在所述步骤S6之后完成。
也就是说,对DTI 170制作流程和顺序不做限制,可以在注入之前完成DTI 170工艺,可以在注入之后完成DTI 170工艺,也可以在激光退火之后完成DTI 170工艺。并且,深槽隔离DTI 170工艺可根据集成要求进行相应调整。
所述形成DTI的步骤具体包括:
在所述硅片背面指定区域以形成深槽隔离,采用化学气相沉积工艺将填充材料沉积进入所述深槽隔离中;采用光刻和刻蚀工艺去除非DTI区域的所述填充材料;其中,所述填充材料为氧化物、氮化物或金属。较佳地,所述DTI的深度为0.3-5um,宽度为0.1-5um,填充厚度为0.3-7um。
如果在DTI 270在激光退火工艺前形成的集成方案中,激光反射层261的存在使得在退火过程中DTI 270被覆盖在激光反射层261之下,从而减小了DTI 270的驻波效应、膜层质量对激光能量吸收和散射副作用等,从而提高工艺集成方案的扩展空间。
以上所述的仅为本发明的优选实施例,所述实施例并非用以限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同结构变化,同理均应包含在本发明的保护范围内。
Claims (10)
1.一种实现背引出的工艺方法,其特征在于,包括如下步骤:
步骤S1:提供一硅片,对所述硅片背面研磨减薄,以使所述硅片背面距离器件层一预定距离D;其中,所述硅片包括阱注入层、器件层、后道介质层和后道金属互连层,所述阱注入层包括P型区域和N型区域;
步骤S2:通过光刻、刻蚀工艺,在所述硅片背面将需要进行背引出的P型区域打开,进行P型掺杂以形成P型掺杂区,剩余的所述P型区域为P阱区域;以及在所述硅片背面将需要进行背引出的N型区域打开,进行N型掺杂以形成N型掺杂区,剩余的所述N型区域为N阱区域;
步骤S3:在所述硅片背面沉积生长隔离层和激光反射层;
步骤S4:通过光刻、刻蚀工艺刻蚀所述隔离层和所述激光反射层的指定区域,暴露P型掺杂区和N型掺杂区;
步骤S5:采用激光退火工艺对所述硅片背面实现全晶圆均匀退火;
步骤S6:通过湿法工艺去除所述隔离层和激光反射层。
2.根据权利要求1所述的实现背引出的工艺方法,其特征在于,还包括在所述硅片背面指定区域形成DTI的步骤;其中,所述形成DTI的步骤在所述步骤S1和步骤S2之间完成,或者所述形成DTI的步骤在所述步骤S2和步骤S3之间完成;或者所述形成DTI的步骤在所述步骤S6之后完成。
3.根据权利要求2所述的实现背引出的工艺方法,其特征在于,所述形成DTI的步骤具体包括:
通过光刻、刻蚀工艺在所述硅片背面指定区域形成深槽结构,采用化学气相沉积工艺将填充材料沉积入所述深槽结构中,以形成DTI;去除非DTI区域的所述填充材料;其中,所述填充材料为氧化物、氮化物或金属。
4.根据权利要求2所述的实现背引出的工艺方法,其特征在于,所述DTI的深度为0.3-5um,宽度为0.1-5um,填充厚度为0.3-7um。
5.根据权利要求1所述的实现背引出的工艺方法,其特征在于,所述P型掺杂采用B+注入,注入能量为0.5-50KeV,注入剂量为1E13-5E15ions/cm2。
6.根据权利要求1所述的实现背引出的工艺方法,其特征在于,所述N型掺杂采用As+注入,注入能量为1-60KeV,注入剂量为1E13-5E15ions/cm2。
7.根据权利要求1所述的实现背引出的工艺方法,其特征在于,所述隔离层的材料包括氮化硅、二氧化硅或氧化硅;所述激光反射层包括金属钨层。
8.根据权利要求7所述的实现背引出的工艺方法,其特征在于,所述金属钨层的厚度为2-500nm。
9.根据权利要求7所述的实现背引出的工艺方法,其特征在于,所述隔离层的材料包括二氧化硅,所述二氧化硅的厚度为2-1000nm。
10.根据权利要求1所述的实现背引出的工艺方法,其特征在于,所述硅片的厚度为700-800um,对所述硅片背面研磨减薄,以使所述硅片背面距离器件层的预定距离D为1-5um。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
CN112582338A true CN112582338A (zh) | 2021-03-30 |
CN112582338B CN112582338B (zh) | 2024-06-18 |
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---|---|
CN (1) | CN112582338B (zh) |
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