CN112564689B - 多协议io复用电路 - Google Patents

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Abstract

本发明提供一种多协议IO复用电路，输出驱动模块包括上拉支路和下拉支路，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，第一驱动输出端输出第一驱动信号，第二驱动输出端输出第二驱动信号；偏置产生模块，包括输出复制电路、上拉负反馈环路和下拉负反馈环路，所述输出复制电路等比例复制所述输出驱动模块，且得出第一驱动信号的高直流工作点和第二驱动信号的低直流工作点。本发明的输出驱动模块满足低速单端驱动模式和高速差分驱动模式，并通过数字信号控制第一驱动信号和第二驱动信号的输出极性。

Description

多协议IO复用电路
技术领域
本发明涉及芯片设计领域，更具体地，涉及一种多协议IO复用电路。
背景技术
IO是输出和输出(Input/Output)的英文缩写。IO电路是电子电路尤其是集成电路的重要组成部分，在集成电路中，IO电路将集成电路内核与***电路连接起来，起到电平匹配、阻抗变换、功率放大和保护等的作用。在高速串行接口IO电路中，尤其是电压输出模式的IO驱动电路，为了保证信号一致性，容性负载的大小会影响到信号的上升或下降时间，进而影响到数据传输率。另外，对于消费类电子产品，为了压缩芯片成本，需要某个设计能同时满足多个应用场景，其中就包括需要适应多种应用平台的接口电气标准。现有技术的做法是将多种电气标准的IO电路在输出端并联，但多个IO并联会导致容性负载的成倍增加。
典型的高速串行接口信号一般具有差分、低摆幅的特征，从驱动类型可分为电压驱动和电流驱动。一般电流驱动的IO电路由尾电流源来提供恒定驱动电流，其输出共模点由共模反馈电路确定，LVDS接口一般采用电流驱动类型的IO结构。采用电压驱动逻辑的IO电路通过管理输出级电源电压，确定共模输出及差分摆幅等性能，MIPI接口一般采用电压驱动逻辑。
在高速串行接口电气标准中，通常会定义信号的直流性能和交流性能，其中，直流性能包括信号摆幅，共模范围等；交流性能包括纹波大小，信号转换时间等。IO的接口的交流性能主要取决于输出等效阻抗及负载情况，其中容性负载的大小不仅会影响到信号转换时间，同时还会影响到纹波大小，接口速率越高，则对缩小信号转换时间和抑制纹波的要求越高。如果能用一种驱动结构满足不同的电气标准，将大大有利于输出端的容性负载的控制。因此，采用同一种电路结构来满足不同的接口电气标准，对此问题一直没有有效的解决手段。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种多协议IO复用电路。
为实现上述目的，本发明提供一种多协议IO复用电路，其特征在于，包括：
输出驱动模块，设有上拉输入端、下拉输入端、第一数字输入端、第二数字输入端、第一驱动输出端和第二驱动输出端，所述输出驱动模块包括上拉支路和下拉支路，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，所述上拉晶体管的栅极连接所述上拉输入端，且接入上拉偏置信号，所述下拉晶体管的栅极连接所述下拉输入端，且接入下拉偏置信号，所述第一驱动输出端输出第一驱动信号，所述第二驱动输出端输出第二驱动信号；
偏置产生模块，设有上拉参考输入端、下拉参考输入端、上拉反馈输出端和下拉反馈输出端，所述偏置产生模块包括输出复制电路、上拉负反馈环路和下拉负反馈环路，所述输出复制电路等比例复制所述输出驱动模块，且得出第一驱动信号的高直流工作点和第二驱动信号的低直流工作点；所述上拉负反馈环路的一侧连接所述上拉参考输入端且接入上拉模拟参考信号，对比所述上拉模拟参考信号和所述高直流工作点并输出上拉模拟反馈信号至上拉反馈输出端，所述下拉负反馈环路的一侧连接所述下拉参考输入端且接入下拉模拟参考信号，对比所述下拉模拟参考信号和所述低直流工作点并输出下拉模拟反馈信号至所述下拉反馈输出端；
上拉双路二选一选择器，所述上拉双路二选一选择器的第一上拉输入端连接所述上拉反馈输出端，第二上拉输入端接入第一电位，上拉输出端连接所述上拉输入端，上拉控制端连接控制节点；
下拉双路二选一选择器，所述下拉双路二选一选择器的第一下拉输入端连接所述下拉反馈输出端，第二下拉输入端接入第二电位，下拉输出端连接所述下拉输入端，下拉控制端连接所述控制节点；
模式控制模块，设有控制输入端、第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，所述控制输入端连接所述控制节点，所述控制节点接入模式控制信号，所述第一输入端接入第一控制信号，第二输入端接入第二控制信号，第三输入端接入第三控制信号，所述第一输出端接入所述第一数字输入端，所述第二输出端接入所述第二数字输入端，所述第一控制信号和所述第二控制信号为低速单端的比特位信号，所述第三控制信号为高速差分信号。
优选地，所述模式控制信号为低电位，所述偏置产生模块呈关闭状态，所述上拉输出端输出第一电位，所述下拉输出端输出第二电位，所述上拉晶体管的栅极置低，所述下拉晶体管的栅极置高，所述上拉晶体管和所述下拉晶体管处于线性区工作，所述第一驱动信号和所述第二驱动信号的电位为全摆幅信号。
优选地，所述第一电位为地电位，所述第二电位为电源点位；或，所述第一电位为电源电位，所述第二电位为地电位。
优选地，所述模式控制信号为高电位，所述偏置产生模块呈开启状态，所述上拉输出端输出所述上拉模拟反馈信号，所述下拉输出端输出所述下拉模拟反馈信号，所述上拉晶体管和所述下拉晶体管处于饱和区工作，所述第一驱动信号和所述第二驱动信号的电位为低摆幅差分信号。
优选地，所述上拉支路还包括第一上拉差分开关和第二上拉差分开关，所述下拉支路还包括第一下拉差分开关和第二下拉差分开关；所述第一控制信号控制所述第一上拉差分开关和第一下拉差分开关的导通或断开，第二控制信号控制所述第二上拉差分开关和第二下拉差分开关的导通或断开。
优选地，所述第一上拉差分开关为第一上拉差分晶体管，所述第二上拉差分开关为第二上拉差分晶体管，第一下拉差分开关为第一下拉差分晶体管，所述第二上拉差分开关为第二上拉差分晶体管，所述第一上拉差分晶体管的栅极和所述第一下拉差分晶体管的栅极共同连接至所述第一数字输入端，所述第二上拉差分晶体管的栅极和所述第二下拉差分晶体管的栅极共同连接至所述第二数字输入端，其中：所述上拉晶体管的源极接入电源，栅极连接所述上拉输入端，漏极与所述第一上拉差分晶体管的源极以及所述第二上拉差分晶体管的源极共同连接；所述第一上拉差分晶体管的漏极连接第一电阻的第一端，所述第一电阻的第二端连接所述第一驱动输出端，所述第一电阻的第二端与第一驱动输出端之间设有第一节点，第一二极管的正极与第二二极管的负极共同连接至所述第一节点，所述第一二极管的负极连接所述电源，所述第二二极管的正极接地；所述第二上拉差分晶体管的漏极连接第二电阻的第一端，所述第二电阻的第二端连接所述第二驱动输出端，所述第二电阻的第二端与第二驱动输出端之间设有第二节点，第三二极管的正极与第四二极管的负极共同连接至所述第二节点，所述第三二极管的负极连接所述电源，所述第四二极管的正极接地；所述下拉晶体管的源极接入电源，栅极连接所述下拉输入端，漏极与所述第一下拉差分晶体管的源极以及所述第二上拉差分晶体管的源极共同连接；所述第一下拉差分晶体管的漏极与所述第一上拉差分晶体管的漏极共同连接至所述第一电阻的第一端，所述第二下拉差分晶体管的漏极与所述第二上拉差分晶体管的漏极共同连接至所述第二电阻的第一端。
优选地，所述上拉晶体管、第一上拉差分晶体管和第二上拉差分晶体管为PMOS晶体管，所述下拉晶体管、第一下拉差分晶体管和第二上拉差分晶体管为NMOS晶体管；或所述上拉晶体管、第一上拉差分晶体管和第二上拉差分晶体管为NMOS晶体管，所述下拉晶体管、第一下拉差分晶体管和第二上拉差分晶体管为PMOS晶体管。
优选地，所述输出级复制电路包括第一复制晶体管、第二复制晶体管、第三复制晶体管、第四复制晶体管、第一复制电阻、第二复制电阻和第三复制电阻，所述上拉负反馈环路包括上拉放大器，所述下拉负反馈环路包括下拉放大器；所述第一复制晶体管的源极连接所述电源，栅极连接所述上拉放大器的输出端，漏极连接所述第二复制晶体管的源极，所述第二复制晶体管的栅极接地，漏极连接所述第一复制电阻的第一端，所述第一复制电阻的第二端与所述第二复制电阻的第一端共同连接所述上拉放大器的反向输入端，所述上拉放大器的正向输入端连接所述上拉模拟参考信号，输出端输出上拉模拟反馈信号至所述第一复制晶体管，所述第二复制电阻的第二端与所述第三复制电阻的第一端共同连接所述下拉放大器的正向输入端，所述下拉放大器的反向输入端连接所述下拉模拟参考信号，输出端输出下拉模拟反馈信号至所述第四复制晶体管，所述第三复制电阻的第二端连接所述第三复制晶体管的漏极，第三复制晶体管的栅极连接所述电源，源极连接所述第四复制晶体管的漏极，所述第四复制晶体管的源极接地，栅极连接所述下拉放大器的输出端。
优选地，所述第一复制晶体管等比例复制所述上拉晶体管，所述第一复制电阻等比例复制所述第一电阻，所述第二复制晶体管等比例复制所述第二电阻，所述第四复制晶体管等比例复制所述下拉晶体管。
优选地，所述模式控制模块包括第一反相器、第二反相器、第三反相器、第四反相器、第一模式选择器和第二模式选择器，所述第一反相器的输入端连接所述第一输入端，输出端连接所述第一模式选择器的第一选择输入端，所述第二反相器的输入端连接所述第二输入端，输出端连接所述第二模式选择器的第一选择输入端，所述第三反相器的输入端连接所述第三输入端，输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二模式选择器的第二选择输入端；所述第一模式选择器的第二选择输入端连接所述第三反相器的输出端，控制端与所述第二模式选择器的控制端共同连接至所述控制输入端，输出端连接所述第一输出端，所述第二模式选择器的输出端连接所述第二输出端。
从上述技术方案可以看出，本发明提供一种多协议IO复用电路，通过IO复用使得一个输出驱动电路实现低速单端驱动模式和高速差分驱动模式，并通过数字信号控制驱动信号的输出极性，使用该结构的接口电路可以同时满足不同应用平台对串行接口和并行接口的要求，并大大降低了输出端的寄生电容，有利于接口速率的保证，同时也大大降低了IO电路面积，是一种低成本、高速、高兼容性的IO驱动电路结构，具有显著的意义。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一较佳实施例的一种多协议IO复用电路结构示意图。
图2是本发明一较佳实施例的一种多协议IO复用电路的输出驱动模块的结构示意图。
图3是本发明一较佳实施例的一种多协议IO复用电路的偏置产生输出模块的结构示意图。
图4是本发明一较佳实施例的一种多协议IO复用电路的输出模式控制模块的结构示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
为使本发明的目的、技术方案和优点更加清楚，下面结合附图1和附图2，对本发明的具体实施方式作进一步的详细说明，图1是本发明一较佳实施例的一种多协议IO复用电路结构示意图，图2是本发明一较佳实施例的一种多协议IO复用电路的输出驱动模块的结构示意图。
如图1所示，本发明的一较佳实施例的一种多协议IO复用电路结构示意图包括输出驱动模块1、模式控制模块3和偏置产生模块2，所述输出驱动模块1的一侧连接所述模式控制模块3和偏置产生模块2，另一侧输出驱动信号,所述驱动信号包括第一驱动信号OP和第二驱动信号ON。输出驱动模块1设有上拉输入端、下拉输入端、第一数字输入端、第二数字输入端、第一驱动输出端和第二驱动输出端，其中，所述第一驱动输出端输出所述第一驱动信号OP，所述第二驱动输出端输出所述第二驱动信号ON。
所述偏置产生模块2通过双路选择电路连接所述输出驱动模块1，所述偏置产生模块2的一侧输入模拟参考信号，另一侧输出模拟反馈信号至所述双路选择电路，所述双路选择电路根据所述模拟反馈信号输出偏置信号至所述输出驱动模块1,所述偏置信号包括上拉偏置信号VBP和下拉偏置信号VBN，所述上拉输入端输入上拉偏置信号VBP，所述下拉输入端输入下拉偏置信号VBN。
所述输出驱动模块1根据所述偏置信号切换输出模式，所述输出模式包括差分模式和单端模式。所述差分模式为高速差分输出模式，所述单端模式为低速单端输出模式。所述输出驱动模块1包括上拉支路和下拉支路，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，所述上拉晶体管的栅极连接所述上拉输入端，所述下拉晶体管的栅极连接所述下拉输入端。
所述模式控制模块3的一侧连接控制节点M，另一侧输出数字信号至所述输出驱动模块1,所述数字信号控制所述驱动信号的输出极性,所述数字信号包括第一数字信号INP和第二数字信号INN,其中，所述第一数字信号INP控制所述第一驱动信号OP的极性，所述第二数字信号INN控制所述第二驱动信号ON的极性,所述第一数字输入端接入所述第一数字信号INP，所述第二数字输入端接入第二数字信号INN。
偏置产生模块2设有上拉参考输入端、下拉参考输入端、上拉反馈输出端和下拉反馈输出端，所述双路选择电路包括上拉双路二选一选择器和下拉双路二选一选择器。所述偏置产生模块2的一侧输入模拟参考信号，另一侧分别连接上拉双路二选一选择器和下拉双路二选一选择器。所述偏置产生模块2根据所述模拟参考信号输出模拟反馈信号至所述双路选择电路。所述模拟参考信号包括上拉模拟参考信号VREF_H和下拉模拟参考信号VREF_L，所述模拟反馈信号包括上拉模拟反馈信号VBP_FB和下拉模拟反馈信号VBN_FB。
所述上拉参考输入端接入所述上拉模拟参考信号VREF_H，所述下拉参考输入端接入所述下拉模拟参考信号VREF_L。所述上拉双路二选一选择器的第一上拉输入端连接所述上拉反馈输出端并接入上拉模拟反馈信号VBP_FB，第二上拉输入端接入第一电位FIX_H，上拉输出端连接所述上拉输入端且输出所述上拉偏置信号VBP，上拉控制端连接控制节点M。所述下拉双路二选一选择器的第一下拉输入端连接所述下拉反馈输出端并接入下拉模拟反馈信号VBN_FB，第二下拉输入端接入第二电位FIX_L，下拉输出端连接所述下拉输入端且输出所述下拉偏置信号VBN，下拉控制端连接所述控制节点M。
所述偏置产生模块2包括输出复制电路、上拉负反馈环路和下拉负反馈环路，所述输出复制电路等比例复制所述输出驱动模块1，且得出所述第一驱动信号OP的高直流工作点和所述第二驱动信号ON的低直流工作点，其中，所述高直流工作点代表第一驱动信号OP的高电位，所述低直流工作点代表第二驱动信号ON的低电位。所述上拉负反馈环路通过对比高直流工作点和上拉模拟参考电压，从而自动调节上拉偏置电压，所述下拉负反馈环路通过对比低直流工作点和下拉模拟参考电压，从而自动调节下拉偏置电压。
所述上拉负反馈环路的一侧连接所述上拉参考输入端且接入上拉模拟参考信号VREF_H，对比所述上拉模拟参考信号和所述高直流工作点并输出上拉模拟反馈信号VBP_FB至上拉反馈输出端，所述下拉负反馈环路的一侧连接所述下拉参考输入端且接入下拉模拟参考信号VREF_L，对比所述下拉模拟参考信号和所述低直流工作点并输出下拉模拟反馈信号VBN_FB至所述下拉反馈输出端。
如图1所示，所述上拉双路二选一选择器的控制端与所述下拉二选一控制器的控制端共同连接至所述控制节点M，所述控制节点M接入模式控制信号MODE_CTR,所述模式控制信号MODE_CTR为高电位时，所述差分模式为高速信号传输模式，所述偏置产生模块2呈开启状态，所述上拉双路二选一选择器输出所述上拉偏置信号VBP至所述上拉晶体管的栅极，所述下拉双路二选一选择器输出所述下拉偏置信号VBN至所述下拉晶体管的栅极，所述上拉晶体管和所述下拉晶体管处于饱和区工作，所述第一驱动信号OP和所述第二驱动信号ON为低摆幅差分信号。所述模式控制信号MODE_CTR为低电位时，所述单端模式为低速信号传输模式，所述偏置产生模块2呈关闭状态，所述上拉双路二选一选择器输出的所述上拉输出端输出第一电位FIX_H，所述下拉双路二选一选择器的所述下拉输出端输出第二电位FIX_L，所述上拉晶体管的栅极置低，所述下拉晶体管的栅极置高，所述上拉晶体管和所述下拉晶体管处于线性区工作，所述第一驱动信号和所述第二驱动信号的电位为全摆幅信号。
其中，所述第一电位FIX_H为地电位，所述第二电位FIX_L为电源点位；或，所述第一电位FIX_H为电源电位，所述第二电位FIX_L为地电位。在高速接口电气标准中，一般会定义差分摆幅VOD和共模电压VCM，对应到输出电压的高电位为VCM+VOD/2，而低电位为VCM-VOD/2。不同的高速接口协议所定义的VCM和VOD不同，只要使所述上拉模拟参考信号VREF_H的电压VREF_H＝VCM+VOD/2，所述下拉模拟参考信号VREF_L的电压VREF_L＝VCM-VOD/2，则通过偏置产生电路2中的上拉负反馈环路和下拉负反馈环路使输出的上拉偏置信号的电压和下拉偏置信号的电压满足接口相关的电气标准要求。同时，在单端模式下，所述偏置产生模块2为休眠状态以节省功耗。
模式控制模块3设有控制输入端、第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，所述控制输入端连接所述控制节点M，所述控制节点M接入模式控制信号，所述第一输入端接入第一控制信号，第二输入端接入第二控制信号，第三输入端接入第三控制信号，所述第一输出端接入所述第一数字输入端，所述第二输出端接入所述第二数字输入端，其中，所述第一控制信号和所述第二控制信号为低速单端的比特位信号，所述第三控制信号为高速差分信号。
如图2所示，图2是本发明一较佳实施例的一种多协议IO复用电路的输出驱动模块的结构示意图。所述输出驱动模块1包括上拉支路和下拉支路，所述上拉支路还包括第一上拉差分开关和第二上拉差分开关，所述下拉支路还包括第一下拉差分开关和第二下拉差分开关。所述第一数字信号控制所述第一上拉差分开关和所述第一下拉差分开关的导通或断开，第二数字信号控制所述第二上拉差分开关和所述第二下拉差分开关的导通或断开。所述第一上拉差分开关和所述第一下拉差分开关为PMOS晶体管，所述第二上拉差分开关和所述第二下拉差分开关为NMOS晶体管；或，所述第一上拉差分开关和所述第一下拉差分开关为NMOS晶体管，所述第二上拉差分开关和所述第二下拉差分开关为PMOS晶体管。
在本实施例中，第一上拉差分开关为第一上拉差分晶体管SW_P1，所述第二上拉差分开关为第二上拉差分晶体管SW_P2,第一下拉差分开关为第一下拉差分晶体管SW_N1，所述第二上拉差分开关为第二上拉差分晶体管SW_N2；所述第一上拉差分晶体管SW_P1的栅极和所述第一下拉差分晶体管SW_N1的栅极共同连接至所述第一数字输入端，所述第二上拉差分晶体管SW_P2的栅极和所述第二下拉差分晶体管SW_N2的栅极共同连接至所述第二数字输入端，其中：上拉晶体管PM0的源极接入电源VDDA，栅极连接所述上拉输入端，所述的上拉偏置信号VBP接入所述上拉晶体管PM0的栅极，漏极与所述第一上拉差分晶体管SW_P1的源极以及所述第二上拉差分晶体管SW_P2的源极共同连接；所述第一上拉差分晶体管SW_P1的栅极连接所述第一数字输入端，所述第一数字信号INP接入所述第一上拉差分晶体管SW_P1的栅极，所述第一上拉差分晶体管SW_P1的漏极连接第一电阻R1的第一端，所述第一电阻R1的第二端连接所述第一驱动输出端，所述第一驱动输出端用于第一驱动信号OP的输出，所述第一电阻R1的第二端与第一驱动输出端之间设有第一节点，第一二极管的正极与第二二极管的负极共同连接至所述第一节点，所述第一二极管的负极连接所述电源VDDA，所述第二二极管的正极接地(VSSA)；所述第二上拉差分晶体管SW_P2的栅极连接所述第二数字输入端，所述第二数字信号INN接入所述第二上拉差分晶体管SW_P2的栅极，所述第二上拉差分晶体管SW_P2的漏极连接第二电阻R2的第一端，所述第二电阻R2的第二端连接所述第二驱动输出端，所述第二驱动输出端用于第二驱动信号ON的输出，所述第二电阻R2的第二端与第二驱动输出端之间设有第二节点，第三二极管的正极与第四二极管的负极共同连接至所述第二节点，所述第三二极管的负极连接所述电源VDDA，所述第四二极管的正极接地(VSSA)；下拉晶体管NM0的源极接入电源VDDA，栅极连接所述下拉输入端，所述第二偏置信号VBN接入所述下拉晶体管NM0的栅极，所述下拉晶体管NM0的漏极与所述第一下拉差分晶体管SW_N1的源极以及所述第二上拉差分晶体管SW_N2的源极共同连接；所述第一下拉差分晶体管SW_N1的栅极连接所述第一数字输入端，所述第一数字信号INP接入所述第一下拉差分晶体管SW_N1的栅极，所述第一下拉差分晶体管SW_N1的漏极与所述第一上拉差分晶体管SW_N2的漏极共同连接至所述第一电阻R1的第一端，所述第二上拉差分晶体管SW_N2的栅极连接所述第二数字输入端，所述第二数字信号INN接入所述第二下拉差分晶体管SW_N2的栅极，所述第二上拉差分晶体管SW_P2的漏极与所述第二下拉差分晶体管SW_N2的漏极共同连接至所述第二电阻R2的第一端。在一实施例中，所述上拉晶体管PM0、第一上拉差分晶体管SW_P1和第二上拉差分晶体管SW_P2为NMOS晶体管；所述下拉晶体管NM0、第一下拉差分晶体管SW_N1和第二上拉差分晶体管SW_N2为PMOS晶体管；在另一实施例中，所述上拉晶体管PM0、第一上拉差分晶体管SW_P1和第二上拉差分晶体管SW_P2为PMOS晶体管；所述下拉晶体管NM0、第一下拉差分晶体管SW_N1和第二上拉差分晶体管SW_N2为NMOS晶体管。
在高速差分输出模式下，所述上拉双路二选一选择器选择输出所述上拉模拟反馈信号VBP_FB输出至所述上拉输入端，即上拉偏置信号VBP为上拉模拟反馈信号VBP_FB，所述下拉双路二选一选择器选择输出所述下拉模拟反馈信号VBN_FB输出至所述下拉输入端，即下拉偏置信号VBN为下拉模拟反馈信号VBN_FB，上拉晶体管PM0和下拉晶体管NM0均工作于饱和区，可等效为尾电流源；第一上拉差分晶体管SW_P1、第二上拉差分晶体管SW_P2、第一下拉差分晶体管SW_N1和第二下拉差分晶体管SW_N2均工作于线性区，等效为开关器件，其中，当栅极电压为低电位时，第一上拉差分晶体管SW_P1和第二上拉差分晶体管SW_P2呈开启状态；当栅极电压为高电位时，第一下拉差分晶体管SW_N1和第二下拉差分晶体管SW_N2导通，反之则断开，所述第一驱动信号OP和所述第二驱动信号ON的电位为低摆幅差分信号。
在低速单端模式时，所述偏置产生模块2呈关闭状态，所述上拉双路二选一选择器和所述下拉双路二选一选择器的输出被分别拉到一个固定值，所述上拉双路二选一选择器选择输出第一电位FIX_H，所述下拉双路二选一选择器选择输出第二电位FIX_L。在一实施例中，所述第一电位FIX_H为地电位，所述第二电位FIX_L为电源点位，所述上拉偏置信号VBP置为地电位，所述下拉偏置信号VBN置为电源点位，上拉晶体管PM0和下拉晶体管NM0均工作于线性区，可等效为导通开关，所述第一驱动信号OP和所述第二驱动信号ON的电位为全摆幅信号。在另一实施例中，所述第一电位FIX_H为电源电位，所述第二电位FIX_L为地电位，所述上拉偏置信号VBP置为电源点位，所述下拉偏置信号VBN置为地电位，上拉晶体管PM0和下拉晶体管NM0均处于截止区，等效为断路开关，输出驱动模块1的上拉支路和下拉支路均断开，输出处于高阻态，可等效为一个带使能控制的缓冲电路。
如图3所示，图3是本发明一较佳实施例的一种多协议IO复用电路的偏置产生输出模块3的结构示意图。所述输出级复制电路包括第一复制晶体管PM0_cp、第二复制晶体管PM1、第三复制晶体管NM1、第四复制晶体管NM0_cp、第一复制电阻r1、第二复制电阻r_term和第三复制电阻r2，所述上拉负反馈环路包括上拉放大器，所述下拉负反馈环路包括下拉放大器；所述第一复制晶体管PM0_cp的源极连接所述电源VDDA，栅极连接所述上拉放大器的输出端，漏极连接所述第二复制晶体管PM1的源极；所述第二复制晶体管PM1的栅极接地(VSSA)，漏极连接所述第一复制电阻r1的第一端，所述第一复制电阻r1的第二端与所述第二复制电阻r_term的第一端共同连接所述上拉放大器的反向输入端，所述上拉放大器的正向输入端连接所述上拉模拟参考信号VREF_H，输出端输出上拉模拟反馈信号至所述第一复制晶体管PM0_cp的栅极，所述第二复制电阻r_term的第二端与所述第三复制电阻r2的第一端共同连接所述下拉放大器的正向输入端，所述下拉放大器的反向输入端连接所述下拉模拟参考信号VREF_L，输出端输出下拉模拟反馈信号至所述第四晶体管的栅极，所述第三复制电阻r2的第二端连接所述第三复制晶体管NM1的漏极，第三复制晶体管NM1的栅极连接所述电源VDDA，源极连接所述第四复制晶体管NM0_cp的漏极，所述第四复制晶体管NM0_cp的源极接地,栅极连接所述下拉放大器的输出端。在本实施例中，所述第一复制晶体管PM0_cp和所述第二复制晶体管PM1为PMOS晶体管，所述第三复制晶体管NM1和所述第四复制晶体管NM0_cp为NMOS晶体管；在另一实施例中，所述第一复制晶体管PM0_cp和所述第二复制晶体管PM1为NMOS晶体管，所述第三复制晶体管NM1和所述第四复制晶体管NM0_cp为PMOS晶体管。
在高速差分输出模式下，由于上拉偏置信号为上拉模拟反馈信号，即VBP＝VBP_FB，第一复制晶体管PM0_cp是对所述输出驱动模块1中上拉晶体管PM0的复制；在低速单端模式时，所述偏置产生模块2呈关闭状态，第二复制晶体管PM1的栅极置低，所述上拉负反馈环路复制的是输出驱动模块1中的第一上拉差分晶体管SW_P1和第二上拉差分晶体管SW_P1，第一复制电阻r1和第三复制电阻r2分别是对输出驱动模块2中的第一电阻R1和第二电阻R2的复制，第二复制电阻r_term是对高速差分接口终端端接电阻的复制；第三复制晶体管NM1的栅极置高，下拉负反馈环路复制的是输出驱动模块1中的第一下拉差分晶体管SW_N1和第二上拉差分晶体管SW_N2，第四复制晶体管NM0_cp的源极接地，所述第四复制晶体管NM0_cp复制所述输出驱动模块1中的下拉晶体管。在正常工作状态下，所述输出驱动模块1的静态工作电流为毫安量级，为了节约复制电路的功耗，所述输出级复制电路中的各晶体管的器件尺寸按照输出驱动模块1中对应的各晶体管的器件尺寸的一定比例设置，其中器件PM0_cp/PM1/NM0_cp/NM1的宽度分别取输出驱动电路1中对应复制器件的1/k，相应的，r1/r2/r_term的取值则为输出驱动电路1中对应的复制器件的k倍。
如图4所示，图4是本发明一较佳实施例的一种多协议IO复用电路的输出模式控制模块的结构示意图。所述控制信号输入端连接所述控制节点MODE_CTR，所述第一控制输入端接入第一控制信号SG_IN<0>，第二控制输入端接入第二控制信号SG_IN<1>，第三控制输入端接入第三控制信号DIF_IN，所述第一控制输出端接入所述第一数字输入端，所述第二控制输出端接入所述第二数字输入端，所述第一控制信号SG_IN<0>和所述第二控制信号SG_IN<1>为低速单端的比特位信号，所述第三控制信号DIF_IN为高速差分信号。
所述模式控制模块3包括第一反相器、第二反相器、第三反相器、第四反相器、第一模式选择器和第二模式选择器，所述第一反相器的输入端连接所述第一控制输入端，输出端连接所述第一模式选择器MUX_0的第一选择输入端，所述第二反相器的输入端连接所述第二控制输入端，输出端连接所述第二模式选择器MUX_1的第一选择输入端，所述第三反相器的输入端连接所述第三控制输入端，输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二模式选择器MUX_1的第二选择输入端；所述第一模式选择器MUX_0的第二选择输入端连接所述第四反相器的输入端，并接入所述第三控制信号的反向信号，控制端与所述第二模式选择器MUX_1的控制端共同连接至所述控制节点，输出端连接所述第一控制输出端并输出第一数字信号INP，所述第二模式选择器MUX_1的输出端连接所述第二控制输出端并输出第二数字信号INN。
通过模式控制信号MODE_CTR，实现不同模式数字信号的切换。在低速单端模式下，所述第一控制输出端输出所述第一控制信号至所述第一数字输入端，所述第二控制输出端输出所述第二控制信号至所述第二数字输入端，输出驱动模块1等效为带使能控制的缓冲电路。在该模式下，INP/INN为两个独立的信号，通过模式选择电路3的控制，满足在高速差分输出模式下，所述第三控制输出端输出所述第三控制信号，/>INN＝DIFF_IN。
基于本发明的方法制备的多协议IO复用电路，实现了用同一个输出驱动电路实现低速单端驱动模式和高速差分驱动模式，使用该结构的接口电路可以同时满足不同应用平台对串行接口和并行接口的要求，由于输出驱动电路一般需要驱动较大负载，为了达到接口速率的要求，需要提供几毫安的电流，其尺寸一般较大，就MOS器件而言，输出级MOS器件的漏级寄生电容一般达到pF量级，因此如果多个输出IO的并联将严重制约接口所能支持的最高传输速率。本发明通过对同一个IO电路的模式控制，在不额外并联IO驱动电路的情况下实现了对多种接口模式和电气标准的支持，大大降低了输出端的寄生电容，有利于接口速率的保证，同时也大大降低了IO电路面积，是一种低成本、高速、高兼容性的IO驱动电路结构，具有显著的意义。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种多协议IO复用电路，其特征在于，包括：
输出驱动模块，设有上拉输入端、下拉输入端、第一数字输入端、第二数字输入端、第一驱动输出端和第二驱动输出端，所述输出驱动模块包括上拉支路和下拉支路，所述上拉支路包括上拉晶体管，所述下拉支路包括下拉晶体管，所述上拉晶体管的栅极连接所述上拉输入端，且接入上拉偏置信号，所述下拉晶体管的栅极连接所述下拉输入端，且接入下拉偏置信号，所述第一驱动输出端输出第一驱动信号，所述第二驱动输出端输出第二驱动信号；
偏置产生模块，设有上拉参考输入端、下拉参考输入端、上拉反馈输出端和下拉反馈输出端，所述偏置产生模块包括输出复制电路、上拉负反馈环路和下拉负反馈环路，所述输出复制电路等比例复制所述输出驱动模块，且得出第一驱动信号的高直流工作点和第二驱动信号的低直流工作点；所述上拉负反馈环路的一侧连接所述上拉参考输入端且接入上拉模拟参考信号，对比所述上拉模拟参考信号和所述高直流工作点并输出上拉模拟反馈信号至上拉反馈输出端，所述下拉负反馈环路的一侧连接所述下拉参考输入端且接入下拉模拟参考信号，对比所述下拉模拟参考信号和所述低直流工作点并输出下拉模拟反馈信号至所述下拉反馈输出端；
上拉双路二选一选择器，所述上拉双路二选一选择器的第一上拉输入端连接所述上拉反馈输出端，第二上拉输入端接入第一电位，上拉输出端连接所述上拉输入端，上拉控制端连接控制节点；
下拉双路二选一选择器，所述下拉双路二选一选择器的第一下拉输入端连接所述下拉反馈输出端，第二下拉输入端接入第二电位，下拉输出端连接所述下拉输入端，下拉控制端连接所述控制节点；
模式控制模块，设有控制输入端、第一输入端、第二输入端、第三输入端、第一输出端和第二输出端，所述控制输入端连接所述控制节点，所述控制节点接入模式控制信号，所述第一输入端接入第一控制信号，第二输入端接入第二控制信号，第三输入端接入第三控制信号，所述第一输出端接入所述第一数字输入端，所述第二输出端接入所述第二数字输入端，所述第一控制信号和所述第二控制信号为低速单端的比特位信号，所述第三控制信号为高速差分信号。
2.如权利要求1所述的多协议IO复用电路，其特征在于，所述模式控制信号为低电位，所述偏置产生模块呈关闭状态，所述上拉输出端输出第一电位，所述下拉输出端输出第二电位，所述上拉晶体管的栅极置低，所述下拉晶体管的栅极置高，所述上拉晶体管和所述下拉晶体管处于线性区工作，所述第一驱动信号和所述第二驱动信号的电位为全摆幅信号。
3.如权利要求2所述的多协议IO复用电路，其特征在于，所述第一电位为地电位，所述第二电位为电源点位；或，所述第一电位为电源电位，所述第二电位为地电位。
4.如权利要求1所述的多协议IO复用电路，其特征在于，所述模式控制信号为高电位，所述偏置产生模块呈开启状态，所述上拉输出端输出所述上拉模拟反馈信号，所述下拉输出端输出所述下拉模拟反馈信号，所述上拉晶体管和所述下拉晶体管处于饱和区工作，所述第一驱动信号和所述第二驱动信号的电位为低摆幅差分信号。
5.如权利要求1所述的多协议IO复用电路，其特征在于，所述上拉支路还包括第一上拉差分开关和第二上拉差分开关，所述下拉支路还包括第一下拉差分开关和第二下拉差分开关；所述第一控制信号控制所述第一上拉差分开关和第一下拉差分开关的导通或断开，第二控制信号控制所述第二上拉差分开关和第二下拉差分开关的导通或断开。
6.如权利要求5所述的多协议IO复用电路，其特征在于，所述第一上拉差分开关为第一上拉差分晶体管，所述第二上拉差分开关为第二上拉差分晶体管，第一下拉差分开关为第一下拉差分晶体管，所述第二上拉差分开关为第二上拉差分晶体管，所述第一上拉差分晶体管的栅极和所述第一下拉差分晶体管的栅极共同连接至所述第一数字输入端，所述第二上拉差分晶体管的栅极和第二下拉差分晶体管的栅极共同连接至所述第二数字输入端，其中：所述上拉晶体管的源极接入电源，栅极连接所述上拉输入端，漏极与所述第一上拉差分晶体管的源极以及所述第二上拉差分晶体管的源极共同连接；所述第一上拉差分晶体管的漏极连接第一电阻的第一端，所述第一电阻的第二端连接所述第一驱动输出端，所述第一电阻的第二端与第一驱动输出端之间设有第一节点，第一二极管的正极与第二二极管的负极共同连接至所述第一节点，所述第一二极管的负极连接所述电源，所述第二二极管的正极接地；所述第二上拉差分晶体管的漏极连接第二电阻的第一端，所述第二电阻的第二端连接所述第二驱动输出端，所述第二电阻的第二端与第二驱动输出端之间设有第二节点，第三二极管的正极与第四二极管的负极共同连接至所述第二节点，所述第三二极管的负极连接所述电源，所述第四二极管的正极接地；所述下拉晶体管的源极接入电源，栅极连接所述下拉输入端，漏极与所述第一下拉差分晶体管的源极以及所述第二上拉差分晶体管的源极共同连接；所述第一下拉差分晶体管的的漏极与所述第一上拉差分晶体管的漏极共同连接至所述第一电阻的第一端，所述第二下拉差分晶体管的漏极与所述第二上拉差分晶体管的漏极共同连接至所述第二电阻的第一端。
7.如权利要求6所述的多协议IO复用电路，其特征在于，所述上拉晶体管、第一上拉差分晶体管和第二上拉差分晶体管为PMOS晶体管，所述下拉晶体管、第一下拉差分晶体管和第二上拉差分晶体管为NMOS晶体管；或所述上拉晶体管、第一上拉差分晶体管和第二上拉差分晶体管为NMOS晶体管，所述下拉晶体管、第一下拉差分晶体管和第二上拉差分晶体管为PMOS晶体管。
8.如权利要求6所述的多协议IO复用电路，其特征在于，输出级复制电路包括第一复制晶体管、第二复制晶体管、第三复制晶体管、第四复制晶体管、第一复制电阻、第二复制电阻和第三复制电阻，所述上拉负反馈环路包括上拉放大器，所述下拉负反馈环路包括下拉放大器；所述第一复制晶体管的源极连接所述电源，栅极连接所述上拉放大器的输出端，漏极连接所述第二复制晶体管的源极，所述第二复制晶体管的栅极接地，漏极连接所述第一复制电阻的第一端，所述第一复制电阻的第二端与所述第二复制电阻的第一端共同连接所述上拉放大器的反向输入端，所述上拉放大器的正向输入端连接所述上拉模拟参考信号，输出端输出上拉模拟反馈信号至所述第一复制晶体管，所述第二复制电阻的第二端与所述第三复制电阻的第一端共同连接所述下拉放大器的正向输入端，所述下拉放大器的反向输入端连接所述下拉模拟参考信号，输出端输出下拉模拟反馈信号至所述第四复制晶体管，所述第三复制电阻的第二端连接所述第三复制晶体管的漏极，第三复制晶体管的栅极连接所述电源，源极连接所述第四复制晶体管的漏极，所述第四复制晶体管的源极接地，栅极连接所述下拉放大器的输出端。
9.如权利要求8所述的多协议IO复用电路，其特征在于，所述第一复制晶体管等比例复制所述上拉晶体管，所述第一复制电阻等比例复制所述第一电阻，所述第二复制晶体管等比例复制所述第二电阻，所述第四复制晶体管等比例复制所述下拉晶体管。
10.如权利要求6所述的多协议IO复用电路，其特征在于，所述模式控制模块包括第一反相器、第二反相器、第三反相器、第四反相器、第一模式选择器和第二模式选择器，所述第一反相器的输入端连接所述第一输入端，输出端连接所述第一模式选择器的第一选择输入端，所述第二反相器的输入端连接所述第二输入端，输出端连接所述第二模式选择器的第一选择输入端，所述第三反相器的输入端连接所述第三输入端，输出端连接所述第四反相器的输入端，所述第四反相器的输出端连接所述第二模式选择器的第二选择输入端；所述第一模式选择器的第二选择输入端连接所述第三反相器的输出端，控制端与所述第二模式选择器的控制端共同连接至所述控制输入端，输出端连接所述第一输出端，所述第二模式选择器的输出端连接所述第二输出端。
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