CN112562566A - 栅极驱动单元、栅极驱动方法和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动单元、栅极驱动方法和显示装置。栅极驱动单元包括下拉节点控制电路和上拉节点去噪电路，所述上拉节点去噪电路分别与下拉节点、上拉节点和输入端电连接，用于在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；所述下拉节点控制电路分别与第一时钟信号端、下拉节点和所述上拉节点电连接，用于在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并用于在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。本发明不会出现由于短路电流导致晶体管发热，存在烧坏晶体管的风险。

Description

栅极驱动单元、栅极驱动方法和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动单元、栅极驱动方法和显示装置。

背景技术

在现有的栅极驱动单元中，会产生短路电流，进而会出现由于短路电流导致晶体管发热，存在烧坏晶体管的风险；并且，上拉节点与下拉节点相互竞争，而会导致栅极驱动单元无输出的情况发生。

发明内容

本发明的主要目的在于提供一种栅极驱动单元、栅极驱动方法和显示装置，解决现有技术中存在由于短路电流导致晶体管发热，存在烧坏晶体管的风险的问题。

为了达到上述目的，本发明提供了一种栅极驱动单元，包括下拉节点控制电路和上拉节点去噪电路，其中，

所述上拉节点去噪电路分别与下拉节点、上拉节点和输入端电连接，用于在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；

所述下拉节点控制电路分别与第一时钟信号端、下拉节点和所述上拉节点电连接，用于在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并用于在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。

可选的，所述栅极驱动单元包括输入端；所述上拉节点去噪电路包括第一晶体管；

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述输入端电连接。

可选的，所述栅极驱动单元包括第一扫描控制端、第二扫描控制端、第一扫描电压端和第二扫描电压端；所述上拉节点去噪电路包括第一晶体管、第二晶体管和第三晶体管，其中，

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；

所述第二晶体管的控制极与所述第一扫描电压端电连接，所述第二晶体管的第一极与所述第三晶体管的第一极电连接，所述第二晶体管的第二极与所述第一扫描控制端电连接；

所述第三晶体管的控制极与所述第二扫描电压端电连接，所述第三晶体管的第二极与所述第二扫描控制端电连接；

在正向扫描时，所述第一扫描控制端为输入端，所述第二扫描控制端为复位端；在反向扫描时，所述第一扫描控制端为复位端，所述第二扫描控制端为输入端。

可选的，所述栅极驱动单元还包括上拉节点控制电路；

所述上拉节点控制电路分别与输入端、复位端、所述上拉节点和第一电压端电连接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点与所述输入端之间连通或断开，并用于在所述复位端提供的复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通或断开；或者，

所述上拉节点控制电路分别与第一时钟信号端、所述上拉节点和输入端电连接，用于在第一时钟信号端提供的第一时钟信号的控制下，控制所述上拉节点与所述输入端之间连通或断开。

可选的，本发明实施例所述的栅极驱动单元还包括上拉节点控制电路；

所述上拉节点控制电路分别与所述第一扫描控制端、第二扫描控制端、第一扫描电压端和第二扫描电压端和所述上拉节点电连接，用于在所述第一扫描控制端提供的第一扫描控制信号的控制下，控制所述上拉节点与所述第一扫描电压端之间连通或断开，并用于在所述第二扫描控制端提供的第二扫描控制信号的控制下，控制所述上拉节点与所述第二扫描电压端之间连通或断开。

可选的，所述下拉节点控制电路包括第六晶体管和第七晶体管，其中，

所述第六晶体管的控制极与所述第六晶体管的第一极都与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述下拉节点电连接；

所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与所述下拉节点电连接，所述第七晶体管的第二极与所述第一时钟信号端电连接。

可选的，本发明实施例所述的栅极驱动单元还包括栅极驱动信号输出端、上拉节点复位电路、下拉节点复位电路和上拉控制电路，其中，

所述上拉节点复位电路分别与帧复位端、所述上拉节点和第一电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制将所述第一电压端提供的第一电压信号写入所述上拉节点；

所述下拉节点复位电路分别与所述栅极驱动信号输出端、所述下拉节点和所述第一电压端电连接，用于在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，控制将所述第一电压信号写入所述下拉节点；

所述上拉控制电路分别与所述上拉节点和所述栅极驱动信号输出端电连接，用于根据所述栅极驱动信号，控制所述上拉节点的电位。

可选的，所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第一电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第一电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位；或者，

所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第二电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第二电压端提供的第二电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位。

本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

上拉节点去噪电路在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；

下拉节点控制电路在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。

本发明还提供了一种显示装置，包括栅极驱动电路；

所述栅极驱动电路包括多级上述的栅极驱动单元。

本发明实施例所述的栅极驱动单元、栅极驱动方法和显示装置不会出现由于短路电流导致晶体管发热，存在烧坏晶体管的风险，在输入阶段，上拉节点去噪电路在下拉节点的电位的控制下，控制上拉节点与输入端之间连通，以为上拉节点充电，下拉节点变为辅助为上拉节点充电，防止上拉节点与下拉节点竞争而导致栅极驱动单元无输出的情况发生。

附图说明

图1是本发明至少一实施例所述的栅极驱动单元的结构图；

图2是本发明至少一实施例所述的栅极驱动单元的结构图；

图3是本发明至少一实施例所述的栅极驱动单元的结构图；

图4是本发明至少一实施例所述的栅极驱动单元的结构图；

图5是本发明至少一实施例所述的栅极驱动单元的电路图；

图6是本发明如图5所示的栅极驱动单元的工作时序图；

图7A是本发明如图5所示的栅极驱动单元在第一阶段t1的工作状态示意图；

图7B是本发明如图5所示的栅极驱动单元在第二阶段t2的工作状态示意图；

图7C是本发明如图5所示的栅极驱动单元在第三阶段t3的工作状态示意图；

图8是本发明如图5所示的栅极驱动单元的仿真工作时序图；

图9是本发明至少一实施例所述的栅极驱动单元的电路图；

图10是本发明如图9所示的栅极驱动单元的工作时序图；

图11A是本发明如图9所示的栅极驱动单元在第一阶段t1的工作状态示意图；

图11B是本发明如图9所示的栅极驱动单元在第二阶段t2的工作状态示意图；

图11C是本发明如图9所示的栅极驱动单元在第三阶段t3的工作状态示意图；

图12是本发明如图9所示的栅极驱动单元的仿真工作时序图；

图13是本发明至少一实施例所述的栅极驱动单元的电路图；

图14是本发明如图13所示的栅极驱动单元的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的栅极驱动单元包括下拉节点控制电路11和上拉节点去噪电路12，其中，

所述上拉节点去噪电路12分别与下拉节点PD、上拉节点PU和输入端Input电连接，用于在下拉节点PD的电位的控制下，控制上拉节点PU与输入端Input之间连通或断开；

所述下拉节点控制电路11分别与第一时钟信号端CLKB、下拉节点PD和所述上拉节点PU电连接，用于在第一时钟信号端CLKB提供的第一时钟信号的控制下，控制所述下拉节点PD与所述第一时钟信号端CLKB之间连通或断开，并用于在所述上拉节点PU的电位的控制下，控制所述下拉节点PD与所述第一时钟信号端CLKB之间连通或断开。

本发明如图1所示的栅极驱动单元的实施例在工作时，当第一时钟信号的电位和所述上拉节点PU的电位都为有效电压时，由于所述下拉节点控制电路都是控制PD与所述第一时钟信号端CLKB之间连通，则虽然下拉节点控制电路包括的晶体管导通，但不会产生短路电流，进而不会出现由于短路电流导致晶体管发热，存在烧坏晶体管的风险；并且，在输入阶段，上拉节点去噪电路12在下拉节点PD的电位的控制下，控制上拉节点PU与输入端Input之间连通，以为上拉节点PU充电，与现有技术中的上拉节点PU与下拉节点PD竞争不同，下拉节点PD变为辅助为上拉节点PU充电，防止上拉节点PU与下拉节点PU竞争而导致栅极驱动单元无输出的情况发生。

根据一种具体实施方式，所述栅极驱动单元包括输入端；所述上拉节点去噪电路包括第一晶体管；

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述输入端电连接。

在具体实施时，当包括多级所述栅极驱动单元的栅极驱动电路进行单向扫描时，所述上拉节点去噪电路包括第一晶体管，第一晶体管在下拉节点的控制下，控制上拉节点与输入端之间连通或断开。在实际操作时，所述输入端可以与相邻上一级栅极驱动单元的栅极驱动信号输出端电连接，但不以此为限。

根据另一种具体实施方式，所述栅极驱动单元包括第一扫描控制端、第二扫描控制端、第一扫描电压端和第二扫描电压端；所述上拉节点去噪电路包括第一晶体管、第二晶体管和第三晶体管，其中，

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；

所述第二晶体管的控制极与所述第一扫描电压端电连接，所述第二晶体管的第一极与所述第三晶体管的第一极电连接，所述第二晶体管的第二极与所述第一扫描控制端电连接；

所述第三晶体管的控制极与所述第二扫描电压端电连接，所述第三晶体管的第二极与所述第二扫描控制端电连接；

在正向扫描时，所述第一扫描控制端为输入端，所述第二扫描控制端为复位端；在反向扫描时，所述第一扫描控制端为复位端，所述第二扫描控制端为输入端。

在具体实施时，当包括多级所述栅极驱动单元的栅极驱动电路进行双向扫描时，所述上拉节点去噪电路包括第一晶体管、第二晶体管和第三晶体管；

在所述栅极驱动电路进行正向扫描时，所述第二晶体管打开，以使得所述第一晶体管的第二极与所述第一扫描电压端电连接；

在所述栅极驱动电路进行反向扫描时，所述第三晶体管打开，以使得所述第一晶体管的第二极与所述第二扫描电压端电连接；

所述第一扫描电压端与相邻上一级栅极驱动单元的栅极驱动信号输出端电连接，所述第二扫描电压端与相邻下一级栅极驱动单元的栅极驱动信号输出端电连接；在所述栅极驱动电路进行正向扫描时，所述第一扫描电压端为输入端，所述第二扫描电压端为复位端；在所述栅极驱动电路进行反向扫描时，所述第一扫描电压端为复位端，所述第二扫描电压端为输入端；但不以此为限。

可选的，如图2所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括上拉节点控制电路20；

所述上拉节点控制电路20分别与输入端Input、复位端Reset、所述上拉节点PU和第一电压端V1电连接，用于在所述输入端Input提供的输入信号的控制下，控制所述上拉节点PU与所述输入端Input之间连通或断开，并用于在所述复位端Reset提供的复位信号的控制下，控制所述上拉节点PU与所述第一电压端V1之间连通或断开。

在本发明实施例中，所述第一电压端V1可以为低电压端，但不以此为限。

在本发明至少一实施例中，所述上拉节点控制电路20可以包括第四晶体管和第五晶体管；

所述第四晶体管的控制极与所述第四晶体管的第一极与所述输入端电连接，所述第四晶体管的第二极与所述上拉节点电连接；

所述第五晶体管的控制极与所述复位端电连接，所述第五晶体管的第一极与所述上拉节点电连接，所述第五晶体管的第二极与所述第一电压端电连接。

在具体实施时，当所述栅极驱动电路进行单向扫描时，所述栅极驱动单元还可以包括上拉节点控制电路，所述上拉节点控制电路在输入信号的控制下，控制所述上拉节点与所述输入端之间连通或断开，所述上拉节点控制电路在所述复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通或断开。此时，所述上拉节点控制电路包括的晶体管可以为n型晶体管，但不以此为限。

可选的，如图3所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括上拉节点控制电路20；

所述上拉节点控制电路20分别与第一时钟信号端CLKB、所述上拉节点PU和输入端Input电连接，用于在第一时钟信号端CLKB提供的第一时钟信号的控制下，控制所述上拉节点PU与所述输入端Input之间连通或断开。

在本发明至少一实施例中，所述上拉节点控制电路可以包括第四晶体管；

所述第四晶体管的控制极与所述第一时钟信号端电连接，所述第四晶体管的第一极与所述输入端电连接，所述第四晶体管的第二极与所述上拉节点电连接。

在具体实施时，当所述栅极驱动电路进行单向扫描时，所述栅极驱动单元还可以包括上拉节点控制电路，所述上拉节点控制电路在第一时钟信号的控制下，控制所述上拉节点与所述输入端之间连通或断开；此时，所述上拉节点控制电路包括的晶体管可以为p型晶体管，但不以此为限。

在具体实施时，如图4所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括上拉节点控制电路20；

所述上拉节点控制电路20分别与所述第一扫描控制端S1、第二扫描控制端S2、第一扫描电压端CN、第二扫描电压端CNB和所述上拉节点PU电连接，用于在所述第一扫描控制端S1提供的第一扫描控制信号的控制下，控制所述上拉节点PU与所述第一扫描电压端CN之间连通或断开，并用于在所述第二扫描控制端S2提供的第二扫描控制信号的控制下，控制所述上拉节点PU与所述第二扫描电压端CNB之间连通或断开。

在本发明实施例中，S1与相邻上一级栅极驱动单元的栅极驱动信号输出端电连接，S2与相邻下一级栅极驱动单元的栅极驱动信号输出端电连接。

当所述栅极驱动电路正向扫描时，CN可以提供高电压信号，CB可以提供低电压信号；当所述栅极驱动电路反向扫描时，CN可以提供低电压信号，CB可以提供高电压信号；但不以此为限。

在本发明至少一实施例中，所述上拉节点控制电路20可以包括第四晶体管和第五晶体管；

所述第四晶体管的控制极与所述第一扫描控制端电连接，所述第四晶体管的第一极与所述第一扫描电压端电连接，所述第四晶体管的第二极与所述上拉节点电连接；

所述第五晶体管的控制极与所述第二扫描控制端电连接，所述第五晶体管的第一极与所述上拉节点电连接，所述第五晶体管的第二极与第二扫描电压端电连接。

可选的，所述下拉节点控制电路包括第六晶体管和第七晶体管，其中，

所述第六晶体管的控制极与所述第六晶体管的第一极都与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述下拉节点电连接；

所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与所述下拉节点电连接，所述第七晶体管的第二极与所述第一时钟信号端电连接。

在本发明实施例中，所述的栅极驱动单元还包括栅极驱动信号输出端、上拉节点复位电路、下拉节点复位电路和上拉控制电路，其中，

所述上拉节点复位电路分别与帧复位端、所述上拉节点和第一电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制将所述第一电压端提供的第一电压信号写入所述上拉节点；

所述下拉节点复位电路分别与所述栅极驱动信号输出端、所述下拉节点和所述第一电压端电连接，用于在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，控制将所述第一电压信号写入所述下拉节点；

所述上拉控制电路分别与所述上拉节点和所述栅极驱动信号输出端电连接，用于根据所述栅极驱动信号，控制所述上拉节点的电位。

可选的，所述上拉节点复位电路可以包括第八晶体管；

所述第八晶体管的控制极与所述帧复位端电连接，所述第八晶体管的第一极与所述上拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；

所述下拉节点复位电路可以包括第九晶体管；

所述第九晶体管的控制极与所述栅极驱动信号输出端电连接，所述第九晶体管的第一极与所述下拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接；

所述上拉控制电路包括第一电容；

所述第一电容的第一端与所述上拉节点电连接，所述第一电容的第二端与所述栅极驱动信号输出端电连接。

根据一种具体实施方式，所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第一电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第一电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位。

可选的，所述输出电路可以包括第十晶体管和第十一晶体管，其中，

所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第一极与所述第二时钟信号端电连接，所述第十晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第十一晶体管的控制极与所述下拉节点电连接，所述第十一晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十一晶体管的第二极与所述第一电压端电连接；

所述下拉节点电位维持电路包括第二电容；

所述第二电容的第一端与所述下拉节点电连接，所述第二电容的第二端与所述第一电压端电连接。

在本发明至少一实施例中，所述第一电压端可以为低电压端，则所述栅极驱动单元生成的栅极驱动信号控制的像素电路中的驱动晶体管为n型晶体管。

根据另一种具体实施方式，所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第二电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第二电压端提供的第二电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位。

可选的，所述输出电路可以包括第十晶体管和第十一晶体管，其中，

所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第一极与所述第二时钟信号端电连接，所述第十晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第十一晶体管的控制极与所述下拉节点电连接，所述第十一晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十一晶体管的第二极与所述第二电压端电连接；

所述下拉节点电位维持电路包括第二电容；

所述第二电容的第一端与所述下拉节点电连接，所述第二电容的第二端与所述第二电压端电连接。

在本发明至少一实施例中，所述第二电压端可以为高电压端，则所述栅极驱动单元生成的栅极驱动信号控制的像素电路中的驱动晶体管为p型晶体管。

如图5所示，本发明实施例所述的栅极驱动单元包括下拉节点控制电路11、上拉节点去噪电路12、上拉节点控制电路20、栅极驱动信号输出端Output、上拉节点复位电路51、下拉节点复位电路52、上拉控制电路53、输出电路54和下拉节点电位维持电路55；

所述上拉节点去噪电路12包括第一晶体管M1；

所述第一晶体管M1的栅极与下拉节点PD电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接，所述第一晶体管M1的漏极与所述输入端Input电连接；

所述上拉节点控制电路20包括第四晶体管M4和第五晶体管M5；

所述第四晶体管M4的栅极与所述第四晶体管M4的源极与所述输入端Input电连接，所述第四晶体管M4的漏极与所述上拉节点PU电连接；

所述第五晶体管M5的栅极与所述复位端RST电连接，所述第五晶体管M5的源极与所述上拉节点PU电连接，所述第五晶体管M5的漏极与低电压端电连接；所述低电压端用于提供低电压VGL；

所述下拉节点控制电路11包括第六晶体管M6和第七晶体管M7，其中，

所述第六晶体管M6的栅极与所述第六晶体管M6的源极都与所述第一时钟信号端CLKB电连接，所述第六晶体管M6的漏极与所述下拉节点PD电连接；

所述第七晶体管M7的栅极与所述上拉节点PU电连接，所述第七晶体管M7的源极与所述下拉节点PD电连接，所述第七晶体管M7的漏极与所述第一时钟信号端CLKB电连接；

所述上拉节点复位电路51包括第八晶体管M8；

所述第八晶体管M8的栅极与所述帧复位端TT_RST电连接，所述第八晶体管M8的源极与所述上拉节点PU电连接，所述第八晶体管M8的漏极与所述低电压端电连接；

所述下拉节点复位电路52包括第九晶体管M9；

所述第九晶体管M9的栅极与所述栅极驱动信号输出端Output电连接，所述第九晶体管M9的源极与所述下拉节点PD电连接，所述第九晶体管M9的漏极与所述低电压端电连接；

所述上拉控制电路53包括第一电容C1；

所述第一电容C1的第一端与所述上拉节点PU电连接，所述第一电容C1的第二端与所述栅极驱动信号输出端Output电连接；

所述输出电路54包括第十晶体管M10和第十一晶体管M11，其中，

所述第十晶体管M10的栅极与所述上拉节点PU电连接，所述第十晶体管M10的源极与所述第二时钟信号端CLK电连接，所述第十晶体管M10的漏极与所述栅极驱动信号输出端Output电连接；

所述第十一晶体管M11的栅极与所述下拉节点PD电连接，所述第十一晶体管M11的源极与所述栅极驱动信号输出端Output电连接，所述第十一晶体管M11的漏极与所述低电压端电连接；

所述下拉节点电位维持电路55包括第二电容C2；

所述第二电容C2的第一端与所述下拉节点PD电连接，所述第二电容C2的第二端与所述低电压端电连接。

在图5所示的实施例中，所有的晶体管都为NMOS管(N型金属-氧化物-半导体晶体管)，但不以此为限。

本发明如图5所示的栅极驱动单元的实施例在工作时，TT_RST在两帧画面显示时间之间的空白时间段有效(也即，TT_RST在所述空白时间段内提供高电压信号，以使得M8打开，但不以此为限)。

如图6所示，本发明如图5所示的栅极驱动单元的实施例在工作时，

在第一阶段t1，CLK提供低电压，CLKB提供高电压，Input提供高电压，RST提供低电压，如图7A所示，M4打开，M5关断，Input提供的输入信号通过M4为PU充电，以提升PU的电位，M6和M7都打开，由于M6的源极与CLKB电连接，M7的漏极与CLKB电连接，因此此时PD的电位为高电压，虽然M6和M7导通，但是不会产生短路电流；M1开启，因此同时Input提供的输入信号通过M1为PU充电，本发明实施例与现有的栅极驱动单元中的上拉节点和下拉节点竞争完全不同，下拉节点变为辅助为上拉节点充电；

在第二阶段t2，Input和CLKB提供低电压，RST提供低电压，如图7B所示，M4和M5关断，CLK提供高电压，M10打开，Output输出高电压，PU的电位被C1耦合至更高电位，M7保持开启，拉低PD的电位，由于M6关断，因此无通路，无短路电流；

在第三阶段t3，Input和CLK提供低电压，RST提供高电压，如图7C所示，M4关断，M5打开，PU的电位被复位为低电压，CLKB提供高电压，M6打开，CLKB提供的第一时钟信号为PD充电，以提升PD的电位，M7关断，无通路，因此无短路电流，M11、M1打开，分别为Output、PU进行去噪。

图8是本发明如图5所示的栅极驱动单元的仿真工作时序图。在图8中，标号Ipd对应的是PD的电流，由图8可见，除了瞬态电流，全程不存在恒定短路电流。

在图8所示的仿真工作时序图中，横轴为时间，单位为us。

如图9所示，本发明实施例所述的栅极驱动电路包括下拉节点控制电路11、上拉节点去噪电路12、上拉节点控制电路20、栅极驱动信号输出端Output、上拉节点复位电路51、下拉节点复位电路52、上拉控制电路53、输出电路54和下拉节点电位维持电路55；

所述上拉节点去噪电路12包括第一晶体管M1、第二晶体管M2和第三晶体管M3，其中，

所述第一晶体管M1的栅极与所述下拉节点PD电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接，所述第一晶体管M1的漏极与所述第二晶体管M2的源极电连接；

所述第二晶体管M2的栅极与所述第一扫描电压端CN电连接，所述第二晶体管M2的源极与所述第三晶体管M3的源极电连接，所述第二晶体管M2的漏极与所述第一扫描控制端S1电连接；

所述第三晶体管M3的栅极与所述第二扫描电压端CNB电连接，所述第三晶体管M3的漏极与所述第二扫描控制端S2电连接；

所述上拉节点控制电路20包括第四晶体管M4和第五晶体管M5；

所述第四晶体管M4的栅极与所述第一扫描控制端S1电连接，所述第四晶体管M4的源极与所述第一扫描电压端CN电连接，所述第四晶体管M4的漏极与所述上拉节点PU电连接；

所述第五晶体管M5的栅极与所述第二扫描控制端S2电连接，所述第五晶体管M5的源极与所述上拉节点PU电连接，所述第五晶体管M5的漏极与第二扫描电压端CNB电连接；

所述下拉节点控制电路11包括第六晶体管M6和第七晶体管M7，其中，

所述第六晶体管M6的栅极与所述第六晶体管M6的源极都与所述第一时钟信号端CLKB电连接，所述第六晶体管M6的漏极与所述下拉节点PD电连接；

所述第七晶体管M7的栅极与所述上拉节点PU电连接，所述第七晶体管M7的源极与所述下拉节点PD电连接，所述第七晶体管M7的漏极与所述第一时钟信号端CLKB电连接；

所述上拉节点复位电路51包括第八晶体管M8；

所述第八晶体管M8的栅极与所述帧复位端TT_RST电连接，所述第八晶体管M8的源极与所述上拉节点PU电连接，所述第八晶体管M8的漏极与所述低电压端电连接；所述低电压端用于提供低电压VGL；

所述下拉节点复位电路52包括第九晶体管M9；

所述第九晶体管M9的栅极与所述栅极驱动信号输出端Output电连接，所述第九晶体管M9的源极与所述下拉节点PD电连接，所述第九晶体管M9的漏极与所述低电压端电连接；

所述上拉控制电路53包括第一电容C1；

所述第一电容C1的第一端与所述上拉节点PU电连接，所述第一电容C1的第二端与所述栅极驱动信号输出端Output电连接。

所述输出电路54包括第十晶体管M10和第十一晶体管M11，其中，

所述第十晶体管M10的栅极与所述上拉节点PU电连接，所述第十晶体管M10的源极与所述第二时钟信号端CLK电连接，所述第十晶体管M10的漏极与所述栅极驱动信号输出端Output电连接；

所述第十一晶体管M11的栅极与所述下拉节点PD电连接，所述第十一晶体管M11的源极与所述栅极驱动信号输出端Output电连接，所述第十一晶体管M11的漏极与所述低电压端电连接；

所述下拉节点电位维持电路55包括第二电容C2；

所述第二电容C2的第一端与所述下拉节点PD电连接，所述第二电容C2的第二端与所述低电压端电连接。

在本发明至少一实施例中，所述第一电压端可以为低电压端，则所述栅极驱动单元生成的栅极驱动信号控制的像素电路中的驱动晶体管为n型晶体管，但不以此为限。

在本发明如图9所示的的栅极驱动电路的实施例中，所有的晶体管都为NMOS管，但不以此为限。

在本发明如图9所示的栅极驱动电路的实施例中，在正向扫描时，所述第一扫描控制端S1为输入端，所述第二扫描控制端S2为复位端，第一扫描电压端CN提供高电压信号，第二扫描电压端CNB提供低电压信号；在反向扫描时，所述第一扫描控制端S1为复位端，所述第二扫描控制端S2为输入端，第一扫描电压端CN提供低电压信号，第二扫描电压端CNB提供高电压信号。本发明如图9所示的栅极驱动电路的实施例能够进行双向扫描。

以本发明如图9所示的栅极驱动电路的实施例进行正向扫描为例进行工作过程说明。

如图10所示，本发明如图9所示的栅极驱动电路的实施例在工作时，

在第一阶段t1，CLK提供低电压，CLKB提供高电压，TT_RST提供低电压，S1提供高电压信号，S2提供低电压信号，如图11A所示，M4打开，M5关断，S1提供的高电压信号通过M4为C1充电，以提升PU的电位；由于M6的源极和M7的漏极都与CLKB电连接，因此此时PD的电位为高电压，并虽然M6和M7都导通，但是不会产生短路电流；M1和M2开启，因此同时S1提供的高电压信号通过M1为C1充电，以提升PU的电位；M10和M11打开，Output输出低电压，M3关断，M8关断，

在第二阶段t2，CLK提供高电压，CLKB提供低电压，S1提供低电压信号，S2提供低电压信号，TT_RST提供低电压，如图11B所示，M4和M5关断，M8关断，M2打开，M3关断，M6关断，PU的电位被耦合到更高电压，维持M7开启，以拉低PD的电位，由于M6关断而无通路，因此无短路电流；M10打开，M11关断，Output输出高电压，M9打开以辅助拉低PD的电位；

在第三阶段t3，CLK提供低电压，CLKB提供高电压，S1提供低电压信号,S2提供高电压信号，TT_RST提供低电压，如图11C所示，M4关断，M5打开，PU的电位复位到低电压；M6开启，为C2充电，以提升PD的电位，M7关断而无通路，因此无短路电流；PD的电位为高电压，M11、M1开启，分别为Output、PU进行去噪，Output输出低电压。

在本发明如图9所示的栅极驱动电路的实施例中，M2由CN控制，M3由CNB控制，可以确保无论是正向扫描还是反向扫描，都只有输入端提供的输入信号发挥作用，复位端提供的复位信号被屏蔽。

图12是本发明如图9所示的栅极驱动单元的仿真工作时序图。在图12中，标号Ipd对应的是PD的电流，由图12可见，除了瞬态电流，全程不存在恒定短路电流。

在图12中，横轴为时间，单位为us。

如图13所示，本发明实施例所述的栅极驱动单元包括下拉节点控制电路11、上拉节点去噪电路12、上拉节点控制电路20、栅极驱动信号输出端Output、上拉控制电路53、输出电路54和下拉节点电位维持电路55；

所述上拉节点去噪电路12包括第一晶体管M1；

所述第一晶体管M1的栅极与下拉节点PD电连接，所述第一晶体管M1的源极与所述上拉节点PU电连接，所述第一晶体管M1的漏极与所述输入端Input电连接；

所述上拉节点控制电路20包括第四晶体管M4；

所述第四晶体管M4的栅极与第一时钟信号端CLKB电连接，所述第四晶体管M4的源极与输入端Input电连接，所述第四晶体管M4的漏极与所述上拉节点PU电连接；

所述下拉节点控制电路11包括第六晶体管M6和第七晶体管M7，其中，

所述第六晶体管M6的栅极与所述第六晶体管M6的源极都与所述第一时钟信号端CLKB电连接，所述第六晶体管M6的漏极与所述下拉节点PD电连接；

所述第七晶体管M7的栅极与所述上拉节点PU电连接，所述第七晶体管M7的源极与所述下拉节点PD电连接，所述第七晶体管M7的漏极与所述第一时钟信号端CLKB电连接；

所述上拉控制电路53包括第一电容C1；

所述第一电容C1的第一端与所述上拉节点PU电连接，所述第一电容C1的第二端与所述栅极驱动信号输出端Output电连接；

所述输出电路54包括第十晶体管M10和第十一晶体管M11，其中，

所述第十晶体管M10的栅极与所述上拉节点PU电连接，所述第十晶体管M10的源极与所述第二时钟信号端CLK电连接，所述第十晶体管M10的漏极与所述栅极驱动信号输出端Output电连接；

所述第十一晶体管M11的栅极与所述下拉节点PD电连接，所述第十一晶体管M11的源极与所述栅极驱动信号输出端Output电连接，所述第十一晶体管M11的漏极与所述高电压端电连接；所述高电压端用于提供高电压VGH；

所述下拉节点电位维持电路55包括第二电容C2；

所述第二电容C2的第一端与所述下拉节点PD电连接，所述第二电容C2的第二端与所述高电压端电连接。

在图13所示的实施例中，所有的晶体管都为PMOS管(P型金属-氧化物-半导体晶体管)，但不以此为限。

在本发明图13所示的实施例中，所述第一电压端可以为高电压端，本发明图13所示的栅极驱动单元的实施例生成的栅极驱动信号控制的像素电路中的驱动晶体管为p型晶体管，但不以此为限。

如图14所示，本发明图13所示的栅极驱动单元的实施例在工作时，

在第一阶段t1，CLK提供高电压，CLKB提供低电压，Input提供低电压信号，M4打开，以通过Input提供的低电压信号为C1充电，以拉低所述上拉节点PU的电位；M6打开，M7打开，由于M6的源极和M7的漏极都与CLKB电连接，因此不存在短路电流；PD的电位为低电压，M1打开，通过Input提供的输入信号为PU充电，本发明实施例与现有的栅极驱动单元中的上拉节点和下拉节点竞争完全不同，下拉节点变为辅助为上拉节点充电；M10和M11都打开，Output输出高电压；

在第二阶段t2，CLK提供低电压，CLKB提供高电压，M4关断，M10打开，PU的电位被C1自举拉低；M6关断，M7打开，由于M6关断而无通路，因此无短路电流；PD的电位为高电压；M1关断，M11关断，Output输出低电压；

在第三阶段t3，CLK提供高电压，CLKB提供低电压，Input提供高电压信号，M4打开，PU的电位被复位为高电压，M10和M7都关断，M7关断而无通路，因此无短路电流；M6打开，以使得PD的电位为低电压，M1打开；M11打开，Output输出高电压。本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动单元，所述栅极驱动方法包括：

上拉节点去噪电路在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；

下拉节点控制电路在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。

本发明实施例所述的显示装置包括栅极驱动电路；

所述栅极驱动电路包括多级上述的栅极驱动单元。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种栅极驱动单元，其特征在于，包括下拉节点控制电路和上拉节点去噪电路，其中，

所述上拉节点去噪电路分别与下拉节点、上拉节点和输入端电连接，用于在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；

所述下拉节点控制电路分别与第一时钟信号端、下拉节点和所述上拉节点电连接，用于在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并用于在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述栅极驱动单元包括输入端；所述上拉节点去噪电路包括第一晶体管；

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述输入端电连接。

3.如权利要求1所述的栅极驱动单元，其特征在于，所述栅极驱动单元包括第一扫描控制端、第二扫描控制端、第一扫描电压端和第二扫描电压端；所述上拉节点去噪电路包括第一晶体管、第二晶体管和第三晶体管，其中，

所述第一晶体管的控制极与所述下拉节点电连接，所述第一晶体管的第一极与所述上拉节点电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；

所述第二晶体管的控制极与所述第一扫描电压端电连接，所述第二晶体管的第一极与所述第三晶体管的第一极电连接，所述第二晶体管的第二极与所述第一扫描控制端电连接；

所述第三晶体管的控制极与所述第二扫描电压端电连接，所述第三晶体管的第二极与所述第二扫描控制端电连接；

在正向扫描时，所述第一扫描控制端为输入端，所述第二扫描控制端为复位端；在反向扫描时，所述第一扫描控制端为复位端，所述第二扫描控制端为输入端。

4.如权利要求2所述的栅极驱动单元，其特征在于，所述栅极驱动单元还包括上拉节点控制电路；

所述上拉节点控制电路分别与输入端、复位端、所述上拉节点和第一电压端电连接，用于在所述输入端提供的输入信号的控制下，控制所述上拉节点与所述输入端之间连通或断开，并用于在所述复位端提供的复位信号的控制下，控制所述上拉节点与所述第一电压端之间连通或断开；或者，

所述上拉节点控制电路分别与第一时钟信号端、所述上拉节点和输入端电连接，用于在第一时钟信号端提供的第一时钟信号的控制下，控制所述上拉节点与所述输入端之间连通或断开。

5.如权利要求3所述的栅极驱动单元，其特征在于，还包括上拉节点控制电路；

所述上拉节点控制电路分别与所述第一扫描控制端、第二扫描控制端、第一扫描电压端和第二扫描电压端和所述上拉节点电连接，用于在所述第一扫描控制端提供的第一扫描控制信号的控制下，控制所述上拉节点与所述第一扫描电压端之间连通或断开，并用于在所述第二扫描控制端提供的第二扫描控制信号的控制下，控制所述上拉节点与所述第二扫描电压端之间连通或断开。

6.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，所述下拉节点控制电路包括第六晶体管和第七晶体管，其中，

所述第六晶体管的控制极与所述第六晶体管的第一极都与所述第一时钟信号端电连接，所述第六晶体管的第二极与所述下拉节点电连接；

所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与所述下拉节点电连接，所述第七晶体管的第二极与所述第一时钟信号端电连接。

7.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，还包括栅极驱动信号输出端、上拉节点复位电路、下拉节点复位电路和上拉控制电路，其中，

所述上拉节点复位电路分别与帧复位端、所述上拉节点和第一电压端电连接，用于在所述帧复位端提供的帧复位信号的控制下，控制将所述第一电压端提供的第一电压信号写入所述上拉节点；

所述下拉节点复位电路分别与所述栅极驱动信号输出端、所述下拉节点和所述第一电压端电连接，用于在所述栅极驱动信号输出端输出的栅极驱动信号的控制下，控制将所述第一电压信号写入所述下拉节点；

所述上拉控制电路分别与所述上拉节点和所述栅极驱动信号输出端电连接，用于根据所述栅极驱动信号，控制所述上拉节点的电位。

8.如权利要求7所述的栅极驱动单元，其特征在于，所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第一电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第一电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位；或者，

所述栅极驱动单元还包括输出电路和下拉节点电位维持电路；所述输出电路分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第二时钟信号端和第二电压端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号端提供的第二时钟信号写入所述栅极驱动信号输出端，并在所述下拉节点的电位的控制下，控制将所述第二电压端提供的第二电压信号写入所述栅极驱动信号输出端；所述下拉节点电位维持电路与所述下拉节点电连接，用于维持所述下拉节点的电位。

9.一种栅极驱动方法，应用于如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动方法包括：

上拉节点去噪电路在下拉节点的电位的控制下，控制上拉节点与输入端之间连通或断开；

下拉节点控制电路在第一时钟信号端提供的第一时钟信号的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开，并在所述上拉节点的电位的控制下，控制所述下拉节点与所述第一时钟信号端之间连通或断开。

10.一种显示装置，其特征在于，包括栅极驱动电路；

所述栅极驱动电路包括多级如权利要求1至8中任一权利要求所述的栅极驱动单元。

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