CN112527153B - 用于触控感测与光感测的像素电路 - Google Patents

用于触控感测与光感测的像素电路 Download PDF

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CN112527153B CN202011510321.8A CN202011510321A CN112527153B CN 112527153 B CN112527153 B CN 112527153B CN 202011510321 A CN202011510321 A CN 202011510321A CN 112527153 B CN112527153 B CN 112527153B
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Abstract

本发明公开了一种像素电路，其包含储存电容、触控感测电路、光感测电路与读取电路。触控感测电路通过第一节点耦接于储存电容，并用于提供电流至该储存电容。当触控感测电路感测到触控输入时，触控感测电路降低提供至储存电容的电流。光感测电路通过第一节点耦接于储存电容。当光感测电路感测到第一色光时，光感测电路将储存电容充电或放电。读取电路用于选择性地将储存电容导通至读取线。

Description

用于触控感测与光感测的像素电路
技术领域
本揭示文件有关一种像素电路，尤指一种用于触控感测与光感测的像素电路。
背景技术
在近年来推出的显示器中，能辨识光笔发出的光线颜色的光感测显示器十分受到瞩目，因使用者能直接以光笔在其屏幕上画出颜色与光笔互相对应的线条，使得使用者能获得如同在使用白板笔一般直觉的使用者体验。前述光感测显示器的屏幕范围分布有由有色滤光片所覆盖的多个光感测像素。这些光感测像素除了用于辨识光笔发出的光线颜色，也可在某种程度上依据被使用者手指反射的环境光或是依据使用者手指造成的阴影而感测使用者的触控位置。然而，在较昏暗的环境中，使用者的触控位置与未触控位置之间的亮度差异较小，使得前述光感测显示器无法正确判断使用者的触控位置。
发明内容
本揭示文件提供一种像素电路，其包含储存电容、触控感测电路、光感测电路与读取电路。触控感测电路通过第一节点耦接于储存电容，并用于提供电流至该储存电容。当触控感测电路感测到触控输入时，触控感测电路降低提供至储存电容的电流。光感测电路通过第一节点耦接于储存电容。当光感测电路感测到第一色光时，光感测电路将储存电容充电或放电。读取电路用于选择性地将储存电容导通至读取线。
上述实施例的优点之一，是在较昏暗的环境中也能正确判断使用者的触控位置。
附图说明
图1为依据本揭示文件一实施例的像素电路的功能方块图。
图2为依据本揭示文件一实施例的像素电路的局部剖面图。
图3为图1的像素电路用于感测触控输入时接收到的多个信号简化后的波形示意图。
图4A为图1的像素电路用于感测触控输入时于重置阶段的等效电路操作示意图。
图4B为图1的像素电路用于感测触控输入时于感测阶段的等效电路操作示意图。
图4C为图1的像素电路用于感测触控输入时于读取阶段的等效电路操作示意图。
图5为图1的像素电路用于感测第一色光时接收到的多个信号简化后的波形示意图。
图6为图1的像素电路用于感测第一色光时于感测阶段中的等效电路操作示意图。
图7为依据本揭示文件一实施例的像素电路的功能方块图。
图8为图7的像素电路用于感测触控输入时接收到的多个信号简化后的波形示意图。
图9A为图7的像素电路用于感测触控输入时于重置阶段的等效电路操作示意图。
图9B为图7的像素电路用于感测触控输入时于感测阶段的等效电路操作示意图。
图9C为图7的像素电路用于感测触控输入时于读取阶段的等效电路操作示意图。
图10为图7的像素电路用于感测第一色光时接收到的多个信号简化后的波形示意图。
图11为图7的像素电路用于感测第一色光时于感测阶段中的等效电路操作示意图。
图12为依据本揭示文件一实施例的像素电路的功能方块图。
图13为提供至图12的像素电路的多个信号简化后的波形示意图。
图14为图12的像素电路于感测阶段中被环境光照射时的等效电路操作示意图。
其中，附图标记：
100,700,1200:像素电路
101:读取线
103:触控输入
110:读取电路
120:触控感测电路
122:触控感测电极
130,730,1230:光感测电路
Cp:耦合电容
Ct:等效电容
Cs:储存电容
M1:第一晶体管
M2:第二晶体管
M3:第三晶体管
M4:第四晶体管
M5:第五晶体管
N1:第一节点
N2:第二节点
V1:第一电压
Vsn:重置信号
Vcp:耦合信号
Ga:第一栅极信号
Gb:第二栅极信号
La:第一色光
Fa,Fb:第一色滤光片
Fc:第二色滤光片
Fd:第三色滤光片
LC:液晶层
CF:有色滤光片
BM:黑色矩阵
CM:共同电极
SBa:上基板
SBb:下基板
VA:通孔
具体实施方式
以下将配合相关图式来说明本揭示文件的实施例。在图式中，相同的标号表示相同或类似的元件或方法流程。
图示的某些元件的尺寸及相对大小会被加以放大，或者某些元件的形状会被简化，以便能更清楚地表达实施例的内容。因此，除非申请人有特别指明，图示中各元件的形状、尺寸、相对大小及相对位置等仅是便于说明，而不应被用来限缩本揭示文件的专利范围。
图1为依据本揭示文件一实施例的像素电路100的功能方块图。像素电路100包含读取电路110、触控感测电路120、光感测电路130与储存电容Cs。读取电路110的一端通过第一节点N1耦接于储存电容Cs，读取电路110的另一端则耦接于读取线101。读取电路110用于选择性地将储存电容Cs导通至读取线101。具体而言，读取电路110包含第一晶体管M1，且第一晶体管M1包含第一端、第二端与控制端。第一晶体管M1的第一端耦接于读取线101。第一晶体管M1的第二端耦接于第一节点N1。第一晶体管M1的控制端用于接收第一栅极信号Ga。
在一些实施例中，像素电路100可应用于液晶显示器，而读取线101可用于耦接液晶显示器中的积分器、模拟数字转换器及/或可编程的逻辑电路，使得液晶显示器能判断储存电容Cs中储存的电荷量以实现光感测与触控感测功能。
触控感测电路120通过第一节点N1耦接于储存电容Cs，并依据是否感测到使用者的触控输入103而决定提供至储存电容Cs的电流大小。具体而言，触控感测电路120包含第二晶体管M2、耦合电容Cp与触控感测电极122，其中第二晶体管M2包含第一端、第二端与控制端。第二晶体管M2的第一端耦接于第一节点N1。第二晶体管M2的第二端用于接收耦合信号Vcp。第二晶体管M2的控制端耦接于触控感测电极122。耦合电容Cp的第一端耦接于触控感测电极122，而耦合电容Cp的第二端则用于接收耦合信号Vcp。触控感测电极122用于感测使用者的触控输入103(例如，使用者触摸于像素电路100的位置的手指)。当触控输入103接近于触控感测电极122时，触控输入103与触控感测电极122之间会形成等效电容Ct而改变第二晶体管M2的控制端电压。
图2为依据本揭示文件一实施例的像素电路100的局部剖面图。在图2的实施例中，像素电路100是设置于液晶显示器中，但本揭示文件不以此为限。如图2所示，液晶显示器可包含液晶层LC、有色滤光片CF、黑色矩阵BM、上基板SBa、下基板SBb、共同电极CM与驱动电极DE，其中共同电极CM与驱动电极DE用于控制液晶层LC的跨压以控制液晶分子的旋转幅度。共同电极CM可以作为像素电路100的触控感测电极122，亦即触控感测电极122除了用于感测触控输入103，也可用于提供电压至液晶层LC。像素电路100的耦合电容Cp可以设置于下基板SBb，且通过通孔VA耦接于共同电极CM。
换言之，像素电路100可以用于实现内嵌式(in-cell)触控感测与光感测结构，以降低液晶显示器的厚度。
请再参考图1，光感测电路130用于感测具有特定颜色(亦即，特定频谱范围)的第一色光La。当光感测电路130感测到第一色光La时，光感测电路130会将储存电容Cs放电而降低第一节点N1的电压(在后续的段落中将简称为第一电压V1)。具体而言，光感测电路130包含第三晶体管M3、第四晶体管M4与第一色滤光片Fa，其中第三晶体管M3与第四晶体管M4各自包含第一端、第二端与控制端。第三晶体管M3的第一端耦接于触控感测电极122。第三晶体管M3的第二端与控制端用于接收重置信号Vsn。第四晶体管M4的第一端耦接于第一节点N1。第四晶体管M4的第二端与控制端用于接收重置信号Vsn。
第一色滤光片Fa覆盖于第四晶体管M4，且第一色滤光片Fa与第一色光La的颜色互相对应，以滤除第一色光La以外的其他颜色光线。例如，第一色滤光片Fa为红色滤光片，且第一色光La为红色光。又例如，第一色滤光片Fa为绿色滤光片，且第一色光La为绿色光，以此类推。
在一些实施例中，图1中的多个晶体管可以由各种合适种类的N型晶体管来实现，例如薄膜晶体管(TFT)或金氧半场效晶体管(MOSFET)。
图3为像素电路100用于感测触控输入103时接收到的多个信号简化后的波形示意图。如图3所示，像素电路100的运作流程可以包含周期性重复的重置阶段、感测阶段与读取阶段。图4A～4C分别为像素电路100用于感测触控输入103时于重置阶段、感测阶段与读取阶段中的等效电路操作示意图。
在本揭示文件中，若描述一信号具有逻辑高电平(logic high level)，即代表该信号具有能将晶体管导通的电压，例如能将N型晶体管导通的高电压，或将P型晶体管导通的低电压。若描述该信号具有逻辑低电平(logic low level)，即代表该信号具有能将晶体管关断的电压，例如能将N型晶体管关断的低电压，或将P型晶体管关断的高电压。值得注意的是，多个信号的逻辑高电平可以是彼此不同的电压值，且多个信号的逻辑低电平也可以彼此不同的电压值。
请同时参考图3与图4A。于重置阶段中，重置信号Vsn具有逻辑高电平，第一栅极信号Ga与耦合信号Vcp则具有逻辑低电平。因此，第一晶体管M1与第二晶体管M2被关断，而第三晶体管M3与第四晶体管M4被导通，以充电的方式重置第一电压V1与第二晶体管M2的控制端电压。
请同时参考图3与图4B。于感测阶段中，重置信号Vsn与第一栅极信号Ga具有逻辑低电平，而耦合信号Vcp则具有逻辑高电平。因此，第一晶体管M1、第三晶体管M3与第四晶体管M4被关断，而耦合信号Vcp通过导通的第二晶体管M2对储存电容Cs充电。此时，若触控输入103与触控感测电极122形成等效电容Ct，则第二晶体管M2的控制端电压会因电容分压的效果而降低，进而降低流经第二晶体管M2的电流。
因此，如图3所示，当触控感测电路120于感测阶段中未感测到触控输入103时，第一电压V1会较高。反之，当触控感测电路120于感测阶段中感测到触控输入103时，第一电压V1会明显降低。
接着，请同时参考图3与图4C。于读取阶段中，第一晶体管M1导通以将储存电容Cs中的电荷传递至读取线101，而第二晶体管M2、第三晶体管M3与第四晶体管M4则被关断。藉由判断第一电压V1于感测阶段中的大小(亦即，储存电容Cs所储存的电荷量)，便可判断使用者是否对像素电路100的位置进行触控操作。
图5为像素电路100用于感测第一色光La时接收到的多个信号简化后的波形示意图。由图5可知，当像素电路100用于感测第一色光La时，其于重置阶段与感测阶段的等效电路操作分别相似于前述的图4A与图4C。因此，为简洁起见，在此仅说明当像素电路100用于感测第一色光La时，其于感测阶段中的等效电路操作。
图6为像素电路100用于感测第一色光La时于感测阶段中的等效电路操作示意图。请同时参考图5与图6。于感测阶段中，重置信号Vsn与第一栅极信号Ga具有逻辑低电平，而耦合信号Vcp则具有逻辑高电平。因此，第一晶体管M1、第三晶体管M3与第四晶体管M4被关断，而耦合信号Vcp通过导通的第二晶体管M2对储存电容Cs充电。此时，若光感测电路130感测到第一色光La，光感测电路130会藉由第四晶体管M4引起的光漏电流将储存电容Cs放电。
因此，如图5所示，当光感测电路130于感测阶段中未感测到第一色光La时，第一电压V1会较高。反之，当光感测电路130于感测阶段中感测到第一色光La时，第一电压V1会明显降低。藉由判断第一电压V1于感测阶段中的大小，便可判断使用者是否利用光笔对像素电路100的位置进行操作。
值得一提的是，在本揭示文件的多个实施例中，藉由适当地设定储存电容Cs与耦合电容Cp的电容值以及每个晶体管的宽长比(width-to-length ratio)，第一电压V1在像素电路100感测到触控输入103与感测到第一色光La的两种情况下，会变化为明显可区分的不同大小。因此，藉由将第一电压V1与一预设值互相比较，可以判断使用者是以手指或以光笔对像素电路100的位置进行操作。
总而言之，像素电路100的触控感测电极122感测触控输入103的能力与环境光的强弱无关，即使在较昏暗的环境中，像素电路100也能正确地感测触控输入103而不会误判。
图7为依据本揭示文件一实施例的像素电路700的功能方块图。像素电路700相似于图1的像素电路100，差异在于，像素电路700以光感测电路730取代光感测电路130。光感测电路730与光感测电路130的差别在于，光感测电路730的第三晶体管M3与第四晶体管M4两者的控制端改为用于接收第二栅极信号Gb。
图8为像素电路700用于感测触控输入103时接收到的多个信号简化后的波形示意图。图9A～9C分别为像素电路700用于感测触控输入103时于重置阶段、感测阶段与读取阶段中的等效电路操作示意图。
请同时参考图8与图9A。于重置阶段中，重置信号Vsn、第一栅极信号Ga与耦合信号Vcp具有逻辑低电平，而第二栅极信号Gb则具有逻辑高电平。因此，第三晶体管M3和第四晶体管M4被导通，以利用放电的方式重置第一电压V1和第二晶体管M2的控制端电压。
请同时参考图8与图9B。于感测阶段中，重置信号Vsn与耦合信号Vcp具有逻辑高电平，第一栅极信号Ga与第二栅极信号Gb则具有逻辑低电平。像素电路700与像素电路100于感测阶段具有彼此相似的运作，为简洁起见，在此不重复赘述。
请同时参考图8与图9C。于读取阶段中，重置信号Vsn与第一栅极信号Ga具有逻辑高电平，第二栅极信号Gb与耦合信号Vcp则具有逻辑低电平。像素电路700与像素电路100于读取阶段具有彼此相似的运作，为简洁起见，在此不重复赘述。
因此，如图8所示，当触控感测电路120于感测阶段中未感测到触控输入103时，第一电压V1会较高。反之，当触控感测电路120于感测阶段中感测到触控输入103时，第一电压V1会明显降低。
图10为像素电路700用于感测第一色光La时接收到的多个信号简化后的波形示意图。由图10可知，当像素电路700用于感测第一色光La时，其于重置阶段与感测阶段的等效电路操作分别相似于前述的图9A与图9C。因此，为简洁起见，在此仅说明当像素电路700用于感测第一色光La时，其于感测阶段中的等效电路操作。
图11为像素电路700用于感测第一色光La时于感测阶段中的等效电路操作示意图。请同时参考图10与图11。于感测阶段中，重置信号Vsn与耦合信号Vcp具有逻辑高电平，第一栅极信号Ga与第二栅极信号Gb则具有逻辑低电平。因此，第一晶体管M1、第三晶体管M3与第四晶体管M4被关断，而耦合信号Vcp通过导通的第二晶体管M2对储存电容Cs充电。此时，若光感测电路130感测到第一色光La，光感测电路130会藉由第四晶体管M4引起的光漏电流将储存电容Cs充电。
因此，如图11所示，当光感测电路130于感测阶段中未感测到第一色光La时，第一电压V1会较低。反之，当光感测电路130于感测阶段中感测到第一色光La时，第一电压V1会被明显抬升。藉由判断第一电压V1于感测阶段中的大小，便可判断使用者是否利用光笔对像素电路700的位置进行操作。
图12为依据本揭示文件一实施例的像素电路1200的功能方块图。像素电路1200相似于图1的像素电路100，差异在于，像素电路1200以光感测电路1230取代光感测电路130。光感测电路1230与光感测电路130的差别在于，光感测电路1230的第四晶体管M4的控制端改为用于接收第二栅极信号Gb，且光感测电路1230还包含第五晶体管M5、第六晶体管M6、第七晶体管M7、第一色滤光片Fb、第二色滤光片Fc与第三色滤光片Fd。
第五晶体管M5的第一端耦接于第二节点N2。第五晶体管M5的第二端与控制端用于接收重置信号Vsn。第六晶体管M6的第一端与控制端耦接于第二节点N2。第六晶体管M6的第二端用于接收参考电压Vref。第七晶体管M7的第一端与控制端耦接于第二节点N2。第七晶体管M7的第二端用于接收参考电压Vref。第一色滤光片Fa与第一色滤光片Fb具有相同的颜色，且分别覆盖于第四晶体管M4与第五晶体管M5。第二色滤光片Fc覆盖于第六晶体管M6。第三色滤光片Fd覆盖于第七晶体管M7。
在一些实施例中，第一色滤光片Fa和第一色滤光片Fb、第二色滤光片Fc与第三色滤光片Fd分别对应于光的三原色。例如，第一色滤光片Fa和第一色滤光片Fb为红色滤光片，第二色滤光片Fc为绿色滤光片，且第三色滤光片Fd为蓝色滤光片。
图13为提供至像素电路1200的多个信号简化后的波形示意图。像素电路1200与像素电路100于重置阶段、感测阶段与读取阶段中具有相似的运作，为简洁起见，在此不重复赘述。
值得一提的是，当像素电路1200于感测阶段没有感测到触控输入103，也没有感测到第一色光La，而是被环境光Lev(例如，白光)照射时，其等效电路操作示意图会如图14所示。此时，第四晶体管M4与第五晶体管M5所引起的光漏电流，会与第六晶体管M6与第七晶体管M7引起的光漏电流达成动态平衡，进而将第二节点N2的电压大致维持于定值。如此一来，储存电容Cs大致上不会经由第四晶体管M4与第五晶体管M5放电，因而像素电路1200被环境光照射时不会将环境光误判为第一色光La。
在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的“及/或”的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本揭示文件的较佳实施例，凡依本揭示文件请求项所做的均等变化与修饰，皆应属本揭示文件的涵盖范围。

Claims (10)

1.一种像素电路，其特征在于，包含：
一储存电容；
一触控感测电路，通过一第一节点耦接于该储存电容，并用于提供一电流至该储存电容，其中当该触控感测电路感测到一触控输入时，该触控感测电路降低提供至该储存电容的该电流；
一光感测电路，通过该第一节点耦接于该储存电容，其中当该光感测电路感测到光笔的一第一色光时，该光感测电路将该储存电容充电或放电；以及
一读取电路，用于选择性地将该储存电容导通至一读取线；
其中，藉由判断该第一节点的电压大小，以判断是以该触控输入或以光笔的方式对像素电路的位置进行操作。
2.如权利要求1所述的像素电路，其特征在于，该读取电路包含：
一第一晶体管，包含一第一端、一第二端与一控制端，其中该第一晶体管的该第一端耦接于该读取线，该第一晶体管的该第二端耦接于该第一节点，该第一晶体管的该控制端用于接收一第一栅极信号。
3.如权利要求1所述的像素电路，其特征在于，该触控感测电路包含：
一触控感测电极，用于感测该触控输入，且用于提供电压至一液晶层。
4.如权利要求3所述的像素电路，其特征在于，该触控感测电路另包含：
一第二晶体管，包含一第一端、一第二端与一控制端，其中该第二晶体管的该第一端耦接于该第一节点，该第二晶体管的该第二端用于接收一耦合信号，该第二晶体管的该控制端耦接于该触控感测电极；以及
一耦合电容，包含一第一端与一第二端，其中该耦合电容的该第一端耦接于该触控感测电极，该耦合电容的该第二端用于接收该耦合信号。
5.如权利要求4所述的像素电路，其特征在于，当该光感测电路感测到该第一色光时，该光感测电路将该储存电容放电，且该光感测电路包含：
一第三晶体管，包含一第一端、一第二端与一控制端，其中该第三晶体管的该第一端耦接于该触控感测电极，该第三晶体管的该第二端与该控制端用于接收一重置信号；以及
一第四晶体管，包含一第一端、一第二端与一控制端，其中该第四晶体管的该第一端耦接于该第一节点，该第四晶体管的该第二端与该控制端用于接收该重置信号；
其中一第一色滤光片覆盖于该第四晶体管。
6.如权利要求5所述的像素电路，其特征在于，该耦合信号与该重置信号被设置为：
于一重置阶段中，该重置信号具有一逻辑高电平，该耦合信号具有一逻辑低电平；以及
于一感测阶段中，该重置信号具有该逻辑低电平，该耦合信号具有该逻辑高电平。
7.如权利要求4所述的像素电路，其特征在于，当该光感测电路感测到该第一色光时，该光感测电路将该储存电容充电，且该光感测电路包含：
一第三晶体管，包含一第一端、一第二端与一控制端，其中该第三晶体管的该第一端耦接于该触控感测电极，该第三晶体管的该第二端用于接收一重置信号，该第三晶体管的该控制端用于接收一第二栅极信号；
一第四晶体管，包含一第一端、一第二端与一控制端，其中该第四晶体管的该第一端耦接于该第一节点，该第四晶体管的该第二端用于接收该重置信号，且该第四晶体管的该控制端用于接收该第二栅极信号；以及
一第一色滤光片，覆盖于该第四晶体管。
8.如权利要求7所述的像素电路，其特征在于，该第二栅极信号、该耦合信号与该重置信号被设置为：
于一重置阶段中，该第二栅极信号具有一逻辑高电平，该耦合信号与该重置信号具有一逻辑低电平；以及
于一感测阶段中，该第二栅极信号具有该逻辑低电平，该耦合信号与该重置信号具有该逻辑高电平。
9.如权利要求4所述的像素电路，其特征在于，当该光感测电路感测到该第一色光时，该光感测电路将该储存电容放电，且该光感测电路包含：
一第三晶体管，包含一第一端、一第二端与一控制端，其中该第三晶体管的该第一端耦接于该触控感测电极，该第二晶体管的该第二端与该控制端耦接于一第二节点；
一第四晶体管，包含一第一端、一第二端与一控制端，其中该第四晶体管的该第一端耦接于该第一节点，该第四晶体管的该第二端耦接于该第二节点，且该第四晶体管的该控制端用于接收一第二栅极信号；
一第五晶体管，包含一第一端、一第二端与一控制端，其中该第五晶体管的该第一端耦接于该第二节点，该第五晶体管的该第二端与该控制端用于接收一重置信号；
一第六晶体管，包含一第一端、一第二端与一控制端，其中该第六晶体管的该第一端与该控制端耦接于该第二节点，该第六晶体管的该第二端用于接收一参考电压；
一第七晶体管，包含一第一端、一第二端与一控制端，其中该第七晶体管的该第一端与该控制端耦接于该第二节点，该第七晶体管的该第二端用于接收该参考电压；
二第一色滤光片，分别覆盖于该第四晶体管与该第五晶体管；
一第二色滤光片，覆盖于该第六晶体管；以及
一第三色滤光片，覆盖于该第七晶体管。
10.如权利要求9所述的像素电路，其特征在于，该第二栅极信号、该耦合信号与该重置信号被设置为：
于一重置阶段中，该第二栅极信号与该重置信号具有一逻辑高电平，该耦合信号具有一逻辑低电平；以及
于一感测阶段中，该第二栅极信号与该重置信号具有该逻辑低电平，该耦合信号具有该逻辑高电平。
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