CN112509467B - 显示基板、静电释放装置及方法 - Google Patents

Abstract

本发明实施方式涉及显示器件制造技术领域，公开了一种显示基板，包括：衬底、位于衬底上的多个显示区域，每个显示区域包括：多个像素单元；衬底上还设置有电容、多条放电线、第一引线、第二引线以及位于衬底边缘位置且互不导通的第一放电金属和第二放电金属；多个像素单元通过多条放电线并联至电容，每个像素单元对应连接一条放电线；电容的一端通过第一引线连接至第一放电金属，电容的另一端通过第二引线连接至第二放电金属；第一放电金属和第二放电金属用于外接接地导体以释放静电。本发明中显示基板、静电释放装置及方法，降低显示基板设计的复杂度，同时消除静电影响，避免线路炸伤，电路异常。

Description

显示基板、静电释放装置及方法

技术领域

本发明实施方式涉及显示器件制造技术领域，特别涉及一种显示基板、静电释放装置及方法。

背景技术

在显示器件生产制造过程中，很多制程容易产生静电，导致线路炸伤，电路异常，从而导致显示异常。因此，静电防护在显示器件制作工艺中起着至关重要的作用。为了避免静电对产品质量的影响，在现有生产过程中，主要采用离子Bar或X-Ray来中和制程中产生的静电，受安装密度、离子密度及与显示基板距离的影响，并不能完全消除静电影响。且在显示基板设计方案中，会在信号线末端形成由薄膜晶体管组成的静电释放组件，但其设计复杂；且随分辨率的增加，静电释放组件的数量也会增加。

发明内容

本发明实施方式的目的在于提供一种显示基板、静电释放装置及方法，降低显示基板设计的复杂度，同时消除静电影响，避免线路炸伤，电路异常。

为解决上述技术问题，本发明的实施方式提供了一种显示基板，包括：衬底，位于所述衬底上的多个显示区域，每个所述显示区域包括：多个像素单元；所述衬底上还设置有电容、多条放电线、第一引线、第二引线以及位于所述衬底边缘位置且互不导通的第一放电金属和第二放电金属；多个所述像素单元通过多条所述放电线并联至所述电容，每个所述像素单元对应连接一条所述放电线；所述电容的一端通过所述第一引线连接至所述第一放电金属，所述电容的另一端通过所述第二引线连接至所述第二放电金属；所述第一放电金属和所述第二放电金属用于外接接地导体以释放静电。

另外，多个所述显示区域在所述衬底上呈多行多列排布；所述电容为多个，每一行所述显示区域对应至少一个所述电容；每一行所述显示区域中多个所述像素单元并联至与所述显示区域对应的所述电容。该方案中为每一行对应设置至少一个电容，每一行显示区域中多个像素单元并联至与显示区域对应的电容，从而避免将所有显示区域的像素单元连接至同一电容，而导致电容过大，难以在厚度较薄的显示基板中制备的情况，降低显示基板的设计难度。

另外，每一行所述显示区域对应两个所述电容，两个所述电容沿所述显示区域所在行方向设置，且分别位于所述显示区域所在行的两端；每一行所述显示区域的多个所述像素单元分别并联至与所述显示区域所在行对应的两个所述电容。该方案中为每一行显示区域对应设置两个电容，每一行显示区域的多个像素单元分别并联至与显示区域所在行对应的两个电容，从而进一步地降低单个电容的容量，从而进一步降低显示基板的设计难度。

另外，每一行所述显示区域中多个所述像素单元均连接至距离所述显示区域最近的所述电容。该方案可以最大程度地减小显示基板上走线的长度，简化显示基板的设计复杂度。

另外，每个所述显示区域中多个所述像素单元呈多行多列排布；每个所述显示区域中奇数列的像素单元并联至位于所述显示区域所在行一端的电容，偶数列的像素单元连接至位于所述显示区域所在行另一端的电容。

另外，每个所述显示区域中多个所述像素单元呈多行多列排布；所述电容为多个，每个所述显示区域中奇数列的像素单元与每个所述显示区域中偶数列的像素单元，分别并联至不同的电容。该方案中提供了另一种避免任意行的像素单元的损坏而影响其他像素静电释放的情况。

另外，所述电容为多个，多个所述电容避让所述显示区域设置。

另外，每个所述显示区域的多个所述像素单元并联至距离所述显示区域最近的所述电容。

本发明的实施方式还提供了一种静电释放装置，包括：上述显示基板，载台，所述载台包括：接地导体；所述接地导体电连接所述显示基板的所述第一放电金属和所述第二放电金属。

本发明的实施方式还提供了一种静电释放方法，包括：提供载台，所述载台包括：接地导体；将上述显示基板放置于载台上，其中，所述接地导体连接所述第一放电金属和所述第二放电金属。

本发明实施方式相对于相关技术而言，提供了一种显示基板，衬底、位于衬底上的多个显示区域，每个显示区域包括：多个像素单元；衬底上还设置有电容、多条放电线、第一引线、第二引线以及位于衬底边缘位置、且互不导通的第一放电金属和第二放电金属，多个像素单元通过多条放电线并联至电容，每个像素单元对应连接一条放电线；电容的一端通过第一引线连接至第一放电金属，电容的另一端通过第二引线连接至第二放电金属；第一放电金属和第二放电金属用于外接接地导体以释放静电。

通过将显示区域的多个像素单元并联至电容，将电容一端通过第一引线连接至第一放电金属，电容的另一端通过第二引线连接至第二放电金属，如此，在制备显示基板的过程中，显示区域内的像素单元可将静电存储至电容中，由于多个像素单元通过多条放电线并联至电容，因此，任意行的像素单元的损坏并不会影响其他像素的静电释放；本方案中采用第一放电金属和第二放电金属释放电容内存储的静电，以消除静电影响，避免线路炸伤，电路异常；且采用第一放电金属和第二放电金属，而不是采用薄膜晶体管作为静电释放组件，大大降低了显示基板设计的复杂度。

附图说明

一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本发明第一实施方式的显示基板的结构示意图；

图2是根据本发明第二实施方式的显示基板的结构示意图；

图3是根据本发明第四实施方式的中静电释放方法的流程示意图。

具体实施方式

为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本发明的第一实施方式涉及一种显示基板，本实施方式的核心在于包括：衬底，位于衬底上的多个显示区域，每个显示区域包括：多个像素单元；衬底上还设置有电容、多条放电线、第一引线、第二引线以及位于衬底边缘位置且互不导通的第一放电金属和第二放电金属，多个像素单元通过多条放电线并联至电容，每个像素单元对应连接一条放电线；电容的一端通过第一引线连接至第一放电金属，电容的另一端通过第二引线连接至第二放电金属；第一放电金属和第二放电金属用于外接接地导体以释放静电。

通过将显示区域的多个像素单元并联至电容，将电容一端通过第一引线连接至第一放电金属、电容的另一端通过第二引线连接至第二放电金属，如此，在制备显示基板的过程中，显示区域内的像素单元可将静电存储至电容中，由于多个像素单元通过多条放电线并联至电容，因此，任意行的像素单元的损坏并不会影响其他像素的静电释放；本方案中采用第一放电金属和第二放电金属释放电容内存储的静电，以消除静电影响，避免线路炸伤，电路异常；且采用第一放电金属和第二放电金属，而不是采用薄膜晶体管作为静电释放组件，大大降低了显示基板设计的复杂度。

下面对本实施方式的显示基板的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。

本实施方式中的显示基板的结构示意图如图1所示：

显示基板包括：衬底1以及位于衬底1上的多个显示区域10，每个显示区域10包括多个像素单元11。其中，多个显示区域10之间互不邻接，如此，当制备完成后，可沿显示区域10之间的间隔区域进行切割以得到多个显示器件，每个显示器件包括一个显示区域10。

本实施例中衬底1上设置有电容C、多条放电线2、第一引线3、第二引线4以及位于衬底边缘位置、且互不导通的第一放电金属5和第二放电金属6。每个像素单元11对应连接一条放电线2，每个显示区域10的多个像素单元11通过放电线2并联至电容C，电容C的一端通过第一引线3连接至第一放电金属5，电容C的另一端通过第二引线4连接至第二放电金属6。如此，在制备显示基板的过程中，显示区域10内像素单元11的静电会存储至电容C中，第一放电金属5和第二放电金属6同时外接接地导体，形成放电回路便可释放电容C内存储的静电，以消除静电影响，避免线路炸伤，电路异常。由于多个像素单元11通过多条放电线2并联至电容C，因此，任意行的像素单元11的损坏并不会影响其他像素的静电释放；且本实施例中采用第一放电金属5和第二放电金属6来作为静电释放组件，而不是采用薄膜晶体管作为静电释放组件，大大降低了显示基板设计的复杂度以及成本。

进一步地，多个显示区域10在衬底1上呈多行多列排布；电容C为多个，每一行显示区域10对应至少一个电容C；每一行显示区域10中多个像素单元11并联至与显示区域10对应的电容C。

具体地说，电容C设置有多个，多个电容C避让显示区域10设置。例如，电容C设置于显示基板的边缘位置，多个显示区域10在衬底1上阵列排布。每一行显示区域10对应至少一个电容C，例如：在每一行显示区域10的左侧(或右侧)设置至少一个共用的电容C，该行的显示区域10中的像素单元11均通过放电线2并联至显示区域10左侧(或右侧)的电容C。如此，为每一行对应设置至少一个电容C，每一行显示区域10中多个像素单元11并联至与显示区域10对应的电容C，从而避免将所有显示区域10的像素单元11连接至同一电容C，而导致电容C过大，难以在厚度较薄的显示基板中制备的情况，降低显示基板的设计难度。

值得说明的是，在实际应用中，也可为每一列显示区域10对应至少一个电容C；每一列显示区域10中多个像素单元11并联至与显示区域10对应的电容C。在每一列显示区域10的下侧(或上侧)设置至少一个共用的电容C，该列的显示区域10中的像素单元11均通过放电线2并联至显示区域10下侧(或上侧)的电容C。如此，为每一列对应设置至少一个电容C，每一列显示区域10中多个像素单元11并联至与显示区域10对应的电容C，从而避免将所有显示区域10的像素单元11连接至同一电容C，而导致电容C过大，难以在厚度较薄的显示基板中制备的情况，降低显示基板的设计难度。

若一行或一列的显示区域10数目较少，也可以为多行/多列显示区域10设置至少两个及以上共用的电容C。

进一步地，每一行显示区域10对应两个电容C，两个电容C沿显示区域10所在行方向设置、且分别位于显示区域10所在行的两端；每一行显示区域10的多个像素单元11分别并联至与显示区域10所在行对应的两个电容C。

如图1所示，本方案中为每一行显示区域10对应设置两个电容C，每一行显示区域10的多个像素单元11分别并联至与显示区域10所在行对应的两个电容C，从而进一步地降低单个电容C的容量，从而进一步降低显示基板的设计难度。

较佳地，每一行显示区域10中多个像素单元11均连接至距离显示区域10最近的电容C。

具体地说，将每一行的多个显示区域10中的多个像素单元11连接至位于显示区域10所在行两端、且距离其显示区域10最近的电容C。例如，沿显示基板纵向的中线进行划分，将显示基板分为左侧显示区域10和右侧显示区域10，假设每一行显示区域10对应设置两个电容C，两个电容C分别位于显示基板的左右两侧，则左侧显示区域10的像素单元11连接至该显示区域10所在行对应的左侧电容C；右侧显示区域10的像素单元11连接至该显示区域10所在行对应的右侧电容C。如此设置，可以最大程度地减小显示基板上走线的长度，简化显示基板的设计复杂度。

值得说明的是，在实际应用中，也可为每一列显示区域10对应设置两个电容C，每一列显示区域10的多个像素单元11分别并联至与显示区域10所在行对应的两个电容C，从而进一步地降低单个电容C的容量，从而进一步降低显示基板的设计难度。

此时，沿显示基板横向的中线进行划分，将显示基板分为上侧显示区域10和下侧显示区域10，假设每一列显示区域10对应设置两个电容C，两个电容C分别位于显示基板的上、下两侧，则上侧显示区域10的像素单元11连接至该显示区域10所在列对应的上侧电容C；下侧显示区域10的像素单元11连接至该显示区域10所在列对应的下侧电容C。如此设置，可以最大程度地减小显示基板上走线的长度，简化显示基板的设计复杂度。

与相关技术相比，本发明实施方式提供了一种显示基板，由于多个像素单元11通过多条放电线2并联至电容C，因此，任意行的像素单元11的损坏并不会影响其他像素的静电释放；本方案中采用第一放电金属5和第二放电金属6释放电容C内存储的静电，以消除静电影响，避免线路炸伤，电路异常；相关技术中采用薄膜晶体管组成的静电释放组件，在制程结束后需要有电流的输入薄膜晶体管方可释放整个显示基板在制程中积累的静电；而本方案中利用第一放电金属5和第二放电金属6外接接地导体以释放静电，可在每个制程中将第一放电金属5和第二放电金属6接地，如此可实现每个制程中均可释放静电。且本方案中采用第一放电金属5和第二放电金属6，而不是采用薄膜晶体管作为静电释放组件，大大降低了显示基板设计的复杂度。

本发明的第二实施方式涉及一种显示基板，第二实施方式与第一实施方式大致相同，不同之处在于，本方案中将每个显示区域中奇数列的像素单元和偶数列的像素单元分别并联至不同的电容，提供了另一种避免任意行的像素单元的损坏而影响其他像素静电释放的情况。

如图2所示，每个显示区域10中多个像素单元11呈多行多列排布；电容C为多个，每个显示区域10中奇数列的像素单元11与每个显示区域10中偶数列的像素单元11，分别并联至不同的电容C。相比于相关技术中电容C连接显示区域10的信号线来说，避免了由于任意行的单个像素单元11损坏而影响该信号线所在行的其他像素单元的静电释放。

进一步地，为每一行显示区域10对应设置两个电容C，每一行显示区域10的多个像素单元11分别并联至与显示区域10所在行对应的两个电容C，从而进一步地降低单个电容C的容量，从而进一步降低显示基板的设计难度。此时，每个显示区域10中奇数列的像素单元11并联至位于显示区域10所在行一端的电容C，偶数列的像素单元11连接至位于显示区域10所在行另一端的电容C。

与相关技术相比，本发明实施方式中提供了一种显示基板，将每个显示区域10中奇数列的像素单元11和偶数列的像素单元11分别并联至不同的电容C，提供了另一种避免任意行的像素单元11的损坏而影响其他像素静电释放的情况。

本发明的第三实施方式涉及一种静电释放装置，包括：上述任一实施方式中的显示基板、载台，载台包括：接地导体；接地导体电连接显示基板的第一放电金属和第二放电金属。

可将第一放电金属和第二放电金属在制程中全程连接至接地导体，如此，可在整个制程过程中释放显示基板的静电；也可在制程开始或结束时，将第一放电金属和第二放电金属连接至接地导体，而在制程过程中不连接接地导体，在制程过程中显示基板中显示区域的像素单元的静电存储至显示基板上的电容内，待该制程结束或下一制程开始前，将第一放电金属和第二放电金属连接至接地导体以释放静电。

本发明的第四实施方式涉及一种静电释放方法，本实施方式的流程示意图如图3所示，包括：

步骤101：提供载台，载台包括：接地导体。

步骤102：将上述第一或第二实施方式中的显示基板放置于载台上，其中，接地导体连接第一放电金属和第二放电金属。

具体地说，将第一或第二实施方式中的显示基板放置于载台上，显示基板内的第一放电金属和第二放电金属在制程中全程连接至接地导体，如此，可在整个制程过程中释放显示基板的静电，以消除静电影响，避免线路炸伤，电路异常。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种显示基板，其特征在于，包括：

衬底，位于所述衬底上的多个显示区域，每个所述显示区域包括：多个像素单元；

所述衬底上还设置有电容、多条放电线、第一引线、第二引线以及位于所述衬底边缘位置且互不导通的第一放电金属和第二放电金属；

多个所述像素单元通过多条所述放电线并联至所述电容，每个所述像素单元对应连接一条所述放电线；

所述电容的一端通过所述第一引线连接至所述第一放电金属，所述电容的另一端通过所述第二引线连接至所述第二放电金属；所述第一放电金属和所述第二放电金属用于外接接地导体以释放静电。

2.根据权利要求1所述的显示基板，其特征在于，多个所述显示区域在所述衬底上呈多行多列排布；

所述电容为多个，每一行所述显示区域对应至少一个所述电容；

每一行所述显示区域中多个所述像素单元并联至与所述显示区域对应的所述电容。

3.根据权利要求2所述的显示基板，其特征在于，每一行所述显示区域对应两个所述电容，两个所述电容沿所述显示区域所在行方向设置，且分别位于所述显示区域所在行的两端；

每一行所述显示区域的多个所述像素单元分别并联至与所述显示区域所在行对应的两个所述电容。

4.根据权利要求3所述的显示基板，其特征在于，每一行所述显示区域中多个所述像素单元均连接至距离所述显示区域最近的所述电容。

5.根据权利要求3所述的显示基板，其特征在于，每个所述显示区域中多个所述像素单元呈多行多列排布；

每个所述显示区域中奇数列的像素单元并联至位于所述显示区域所在行一端的电容，偶数列的像素单元连接至位于所述显示区域所在行另一端的电容。

6.根据权利要求1所述的显示基板，其特征在于，每个所述显示区域中多个所述像素单元呈多行多列排布；

所述电容为多个，每个所述显示区域中奇数行的像素单元与每个所述显示区域中偶数行的像素单元，分别并联至不同的电容。

7.根据权利要求1所述的显示基板，其特征在于，所述电容为多个，多个所述电容避让所述显示区域设置。

8.根据权利要求1所述的显示基板，其特征在于，每个所述显示区域的多个所述像素单元并联至距离所述显示区域最近的所述电容。

9.一种静电释放装置，其特征在于，包括：上述权利要求1至8中任一项所述的显示基板，载台，所述载台包括：接地导体；

所述接地导体电连接所述显示基板的所述第一放电金属和所述第二放电金属。

10.一种静电释放方法，其特征在于，包括：提供载台，所述载台包括：接地导体；

将上述权利要求1至8中任一项所述的显示基板放置于载台上，其中，所述接地导体连接所述第一放电金属和所述第二放电金属。

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