CN112448379B - 一种浪涌保护电路 - Google Patents

Abstract

一种浪涌保护电路，减掉额外Vref的建立时间，并通过比较器与运算放大器联合电路有序控制泄放浪涌能量功率管的导通，以先利用比较器输出信号降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放输出信号降低增益及带宽，与泄放浪涌能量功率管和分压电阻形成闭环，提高稳定性防止输入电压端振荡，或被泄放浪涌能量功率管拉短路的风险，从而有利于保护芯片，避免浪涌电压给芯片带来损坏。

Description

一种浪涌保护电路

技术领域

本发明涉及芯片带电浪涌时，例如热插拔电路在进行热插拔时，对芯片电路的保护技术，特别是一种浪涌保护电路，减掉额外Vref的建立时间，并通过比较器与运算放大器联合电路有序控制泄放浪涌能量功率管的导通，以先利用比较器输出信号降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放输出信号降低增益及带宽，与泄放浪涌能量功率管和分压电阻形成闭环，提高稳定性防止输入电压端振荡，或被泄放浪涌能量功率管拉短路的风险，从而有利于保护芯片，避免浪涌电压给芯片带来损坏。

背景技术

热插拔电路设计应用非常广泛，然而在热插拔过程中不可避免的会伴随着浪涌的产生。浪涌电压上升速度快，能量强，极有可能对芯片造成永久性的损伤。所以应用在热插拔电路中的芯片，必须要添加浪涌保护电路。现有技术中的浪涌保护电路，如图1所示，包括泄放浪涌能量功率管Power device即NMOS功率管，所述NMOS功率管的漏极连接输入电压端VIN，所述NMOS功率管的源极连接接地端GND，所述NMOS功率管的栅极连接比较器COMP的输出端，所述比较器COMP的正输入端(+)一路通过第一电阻连接所述输入电压端VIN，另一路通过第二电阻连接接地端GND，所述比较器COMP的负输入端(-)连接参考电压端Vref，所述参考电压端Vref通过电压源连接接地端GND。图1中采用比较器COMP来监测输入电压VIN，一旦VIN超过设定的阈值，会迅速打开一个大功率的功率管(例如，泄放浪涌能量功率管Powerdevice，即NMOS功率管)去泄放浪涌的能量，以至于电源电压不会升的过高将芯片损坏。如图1，这种结构存在着一定的弊端，第一，功率管泄放浪涌能量的同时会将VIN拉低，低于比较器COMP阈值后，比较器COMP会将功率管Power device关断。功率管Power device关断后，浪涌电压又会上升高于比较器阈值。如此反复会造成输入电压端VIN振荡，一旦输入端VIN振荡，芯片就会存在被损坏的风险。实际上这种结构也为闭环，比较器COMP也可视为运放，但要求比较器COMP的响应速度要足够快，增益足够高，所以环路稳定性很难保证。第二，如果为了防止输入电压端VIN振荡，使功率管Power device快速导通缓慢关闭，又会存在输入电压端VIN被功率管Power device拉短路的风险。第三，由于浪涌电压上升速度比较快，如果芯片不带电浪涌，芯片内部需要迅速建立起偏置电压Vref，不但要消耗一定的建立时间，同时快速的Vref的建立也很可能会有较大的误差及稳定性的问题，导致比较器误触发或者不触发，以至于达不到预期的保护效果。本发明人认为，如果减掉额外Vref的建立时间，并通过比较器与运算放大器联合电路有序控制泄放浪涌能量功率管的导通，就能够先利用比较器输出信号降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放输出信号降低增益及带宽，与泄放浪涌能量功率管和分压电阻形成闭环，提高稳定性防止输入电压端振荡，或被泄放浪涌能量功率管拉短路的风险。有鉴于此，本发明人完成了本发明。

发明内容

本发明针对现有技术中存在的缺陷或不足，提供一种浪涌保护电路，减掉额外Vref的建立时间，并通过比较器与运算放大器联合电路有序控制泄放浪涌能量功率管的导通，以先利用比较器输出信号降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放输出信号降低增益及带宽，与泄放浪涌能量功率管和分压电阻形成闭环，提高稳定性防止输入电压端振荡，或被泄放浪涌能量功率管拉短路的风险，从而有利于保护芯片，避免浪涌电压给芯片带来损坏。

本发明技术方案如下：

一种浪涌保护电路，其特征在于，包括NMOS功率管，所述NMOS功率管的漏极连接输入电压端，所述NMOS功率管的源极连接接地端，所述输入电压端通过依次串联的第一电阻和第二电阻连接接地端，所述第一电阻与所述第二电阻之间为参考电压端，所述参考电压端连接比较器与运算放大器联合电路的第一输入端，所述比较器与运算放大器联合电路的第二输入端通过内部低压源连接所述输入电压端，所述比较器与运算放大器联合电路的第一输出端为比较器输出端，所述比较器与运算放大器联合电路的第二输出端为运算放大器输出端，所述运算放大器输出端连接所述NMOS功率管的栅极，所述比较器输出端连接逻辑电路的第一输入端，所述逻辑电路的输出端连接第一PMOS管的栅极，所述第一PMOS管的漏极连接所述NMOS功率管的栅极。

所述第一PMOS管的源极连接所述内部低压源的输出端。

所述NMOS功率管的栅极连接第一稳压二极管的阴极，所述第一稳压二极管的阳极连接接地端。

所述内部低压源包括第一NMOS管，所述第一NMOS管的漏极连接所述输入电压端，所述第一NMOS管的源极分别连接所述内部低压源的输出端，第二电容的一端，和第三稳压二极管的阴极，所述第二电容的另一端和所述第三稳压二极管的阳极均连接接地端，所述第一NMOS管的栅极分别连接第三电阻的一端，第一电容的一端，和第二稳压二极管的阴极，所述第三电阻的另一端连接所述输入电压端，所述第一电容的另一端和所述第二稳压二极管的阳极均连接接地端。

所述比较器与运算放大器联合电路包括源极互连的第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管，所述第二PMOS管的栅极与所述第三PMOS管的栅极互连，所述第四PMOS管的栅极与所述第五PMOS管的栅极互连后连接所述第三PMOS管的漏极，所述第二PMOS管的栅极与漏极互连后连接第二NPN三极管的集电极，所述第二NPN三极管的基极与第一NPN三极管的基极互连后连接所述参考电压端，所述第二NPN三极管的发射极依次通过串联的第四电阻和第五电阻连接接地端，所述第四电阻和第五电阻之间的中间节点连接所述第一NPN三极管的发射极，所述第四PMOS管的漏极为所述运算放大器输出端，所述第五PMOS管的漏极为所述比较器输出端，所述运算放大器输出端通过第一电流源连接接地端，所述比较器输出端通过第二电流源连接接地端。

所述第二PMOS管比所述第三PMOS管的面积比为1:1。

所述第二NPN三极管比所述第一NPN三极管的面积比为1:1。

本发明技术效果如下：本发明一种浪涌保护电路，第一电阻与第二电阻采样输入电压端电压，偏置电压即参考电压Vref与检测端设计在同一端口，不需要额外Vref的建立时间，同时能保证Vref的准确性，提高监测电压的精度。内部低压源Vreg将VIN转为低压电源为比较器与运算放大器联合电路供电，在浪涌刚来时比较器与运算放大器联合电路为比较器，迅速将NMOS功率管导通，以降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放降低增益及带宽，与NMOS功率管、第一电阻与第二电阻形成闭环，提高稳定性防止VIN端振荡，或被NMOS功率管拉短路的风险。另外，第一稳压二极管，对内部低压管子起到一个保护的作用。

附图说明

图1是现有技术中的浪涌保护电路的结构示意图。

图2是实施本发明的一种浪涌保护电路的结构示意图。

图3是图2中内部低压源Vreg的电路结构示意图。

图4是图2中内部低压源Vreg建立的波形示意图(纵坐标为电压，横坐标为时间)。图4中包括输入电压端VIN，钳位电压VZD，栅极电压Vg；阈值电压Vth。

图5是图2中比较器运放联合电路的结构示意图。

图6是图2中的节点波形示意图。图6中节点包括输入电压端VIN，内部低压源Vreg，参考电压端Vref，比较器输出端COMP_OUT，逻辑电路输出端Logic_OUT，运算放大器输出端OP_OUT，泄放电流I_Power。

附图标记列示如下：VIN-输入电压或输入电压端；GND-接地端；Vref-参考电压或参考电压端或电压源；Power device-NMOS功率管(泄放浪涌能量功率管)；COMP-比较器；R0-第一电阻；R1-第二电阻；R2-第三电阻；Rbg0-第四电阻(与带隙电压相关，带隙电压即Bandgap电压)；Rbg1-第五电阻(与带隙电压相关，带隙电压即Bandgap电压)；COMP&OP-比较器与运算放大器联合电路；COMP_OUT-比较器输出端；OP_OUT-运算放大器输出端；Logic-逻辑电路；Logic_OUT-逻辑电路输出端；MP0-第一PMOS管；Mp1-第二PMOS管；Mp2-第三PMOS管；Mp3-第四PMOS管；Mp4-第五PMOS管；Mn0-第一NMOS管；Vreg-内部低压源；I_Power-泄放电流；ZD0-第一稳压二极管(Zener Diode)；ZD1-第二稳压二极管；ZD2-第三稳压二极管；C0-第一电容；C1-第二电容；Qn0-第一NPN三极管；Qn1-第二NPN三极管；I0-第一电流源；I1-第二电流源；IC0-第一集电极电流；IC1-第二集电极电流；1:1-第二PMOS管比第三PMOS管的面积比；n：1-第二NPN三极管Qn1比第一NPN三极管Qn0的面积比(或两者三极管的个数比)；VZD-钳位电压(图3中Vg被钳位在ZD1的钳位电压VZD上)；Vg-栅极电压；Vth-阈值电压；I_Power-泄放电流(或浪涌泄放的电流)。

具体实施方式

下面结合附图(图2-图6)对本发明进行说明。

图2是实施本发明的一种浪涌保护电路的结构示意图。图3是图2中内部低压源Vreg的电路结构示意图。图4是图2中内部低压源Vreg建立的波形示意图。图5是图2中比较器运放联合电路的结构示意图。图6是图2中的节点波形示意图。如图2至图6所示，一种浪涌保护电路，包括NMOS功率管Power device，所述NMOS功率管Power device的漏极连接输入电压端VIN，所述NMOS功率管Power device的源极连接接地端GND，所述输入电压端VIN通过依次串联的第一电阻R0和第二电阻R1连接接地端GND，所述第一电阻R0与所述第二电阻R1之间为参考电压端Vref，所述参考电压端Vref连接比较器与运算放大器联合电路COMP&OP的第一输入端，所述比较器与运算放大器联合电路COMP&OP的第二输入端通过内部低压源Vreg连接所述输入电压端VIN，所述比较器与运算放大器联合电路COMP&OP的第一输出端为比较器输出端COMP_OUT，所述比较器与运算放大器联合电路COMP&OP的第二输出端为运算放大器输出端OP_OUT，所述运算放大器输出端OP_OUT连接所述NMOS功率管Power device的栅极，所述比较器输出端COMP_OUT连接逻辑电路Logic的第一输入端，所述逻辑电路Logic的输出端连接第一PMOS管MP0的栅极，所述第一PMOS管MP0的漏极连接所述NMOS功率管Power device的栅极。

所述第一PMOS管MP0的源极连接所述内部低压源Vreg的输出端。所述NMOS功率管Power device的栅极连接第一稳压二极管ZD0的阴极，所述第一稳压二极管ZD0的阳极连接接地端GND。所述内部低压源Vreg包括第一NMOS管Mn0，所述第一NMOS管Mn0的漏极连接所述输入电压端VIN，所述第一NMOS管Mn0的源极分别连接所述内部低压源Vreg的输出端，第二电容C1的一端，和第三稳压二极管ZD2的阴极，所述第二电容C1的另一端和所述第三稳压二极管ZD2的阳极均连接接地端GND，所述第一NMOS管Mn0的栅极分别连接第三电阻R2的一端，第一电容C0的一端，和第二稳压二极管ZD1的阴极，所述第三电阻R2的另一端连接所述输入电压端VIN，所述第一电容C0的另一端和所述第二稳压二极管ZD1的阳极均连接接地端GND。所述比较器与运算放大器联合电路COMP&OP包括源极互连的第二PMOS管Mp1、第三PMOS管Mp2、第四PMOS管Mp3和第五PMOS管Mp4，所述第二PMOS管Mp1的栅极与所述第三PMOS管Mp2的栅极互连，所述第四PMOS管Mp3的栅极与所述第五PMOS管Mp4的栅极互连后连接所述第三PMOS管Mp2的漏极，所述第二PMOS管Mp1的栅极与漏极互连后连接第二NPN三极管Qn1的集电极，所述第二NPN三极管Qn1的基极与第一NPN三极管Qn0的基极互连后连接所述参考电压端Vref，所述第二NPN三极管Qn1的发射极依次通过串联的第四电阻Rbg0和第五电阻Rbg1连接接地端GND，所述第四电阻Rbg0和第五电阻Rbg1之间的中间节点连接所述第一NPN三极管Qn0的发射极，所述第四PMOS管Mp3的漏极为所述运算放大器输出端OP_OUT，所述第五PMOS管Mp4的漏极为所述比较器输出端COMP_OUT，所述运算放大器输出端OP_OUT通过第一电流源I0连接接地端GND，所述比较器输出端COMP_OUT通过第二电流源I1连接接地端GND。所述第二PMOS管Mp1比所述第三PMOS管Mp2的面积比为1:1。所述第二NPN三极管Qn1比所述第一NPN三极管Qn0的面积比为1:1。

图2为本发明的浪涌保护电路，如图2所示，R0与R1采样VIN端电压，偏置电压Vref与检测端设计在同一端口，不需要额外Vref的建立时间，同时能保证Vref的准确性，提高监测电压的精度。Vreg将VIN转为低压电源为COMP&OP供电，在浪涌刚来时COMP&OP为比较器，迅速将功率管Power device导通，以降低浪涌电压的上升速度，同时保证保护电路的响应速度，然后变为运放降低增益及带宽，与Power device、R0、R1形成闭环，提高稳定性防止VIN端振荡，或被Power device拉短路的风险。ZD0为zener diode(稳压二极管)，对内部低压管子起到一个保护的作用。

由于浪涌电压上升速度很快，所以要求Vreg的建立时间也要很快，图3为内部低压源Vreg主体电路图，Vg通过R0跟随VIN上升，高于Mn0管子的阈值电压Vth后，Mn0导通，Vreg会跟随Vg上升，最终Zener Diode(稳压二极管)ZD0将Vg钳位在ZD0的钳位电压VZD上，得

Vg＝VZD (1)

Vreg＝Vg-Vth (2)

Vreg＝VZD-Vth (3)

Vreg的建立波形示意图如图4所示。

图5为COMP&OP电路的主体结构，当Vref电压使得IC1＝IC0时，可将其视为带隙基准源Bandgap，此时得式(4)

Vref＝(Rbg1/Rbg0)*VT*lnN+Vbe0 (4)

其中VT为热电势，Vbe0为Qn0的发射极电压。当Vref>(Rbg1/Rbg0)*VT*lnN+Vbe0时，IC0>IC1，使Mp2与MP3的栅极电位变低，OP_OUT与COMP_OUT变高，OP_OUT信号直接作用在图2中的Power device的栅极上，COMP_OUT信号输入到图2中的Logic电路中，产生一个短脉冲信号作用在Mp0删端，使Mp0短暂导通将Power device的栅极拉高，使Power device导通，释放VIN端的能量，减缓浪涌电压的上升速度，然后由OP_OUT信号控制Power device的栅极电压。因此改进后的浪涌保护电路的偏置电压Vref即为一个Bandgap电压，并且与监测端口为同一端口，COMP&OP为单端输入，不需要额外的偏置电压，节省了额外偏置电路的建立时间，并保证Vref的准确性，提高VIN端的钳位精度。

忽略图5中Qn0与Qn1的基极电流得式(5)

VIN＝(R0+R1)/R1*Vref (5)

将式(4)带入式(5)得式(6)

VIN＝(R0+R1)/R1*((Rbg1/Rbg0)*VT*lnN+Vbe0) (6)

通过式(6)可以设定VIN端预钳位的电压点。

图6为浪涌保护电路在浪涌期间主要结点的波形示意图，如图所示，浪涌来临时，VIN端电位快速上升，Vreg电位跟随VIN电位的上升完成建立，建立时间可以忽略。Vref电位跟随VIN上升，当Vref上升到(Rbg1/Rbg0)*VT*lnN+Vbe0时，VIN上升到(R0+R1)/R1*((Rbg1/Rbg0)*VT*lnN+Vbe0)，此时比较器快速翻转，COMP_OUT迅速变高输入到Logic电路里，Logic输出一个短脉冲信号Logic_OUT,迅速导通图2中的Mp0，使得OP_OUT信号快速升高，OP_OUT即为Power device的栅极电压，使得Power device导通泄放浪涌的能量，降低VIN端浪涌电压的上升速度，I_power为泄放电流。由于浪涌刚来临时能量较弱，Logic_OUT脉冲信号不能设计的过宽，且只能在浪涌期间来临一次，否则会使Power device导通过于充分引起VIN端振荡，脉冲信号的主要作用是快速导通Power device，以降低浪涌电压的上升速度，给后续运放的闭环足够的建立时间。脉冲信号结束后，完全由OP_OUT信号控制Power device的导通，此时整体电路为运放闭环,使VIN＝(R0+R1)/R1*((Rbg1/Rbg0)*VT*lnN+Vbe0)，运放闭环调节OP_OUT信号以控制浪涌能量的泄放电流I_Power，浪涌能量逐渐被泄放减弱，OP_OUT电位也逐渐降低，泄放电流I_Power也逐渐变小，最终VIN端电位低于设定的钳位值(R0+R1)/R1*((Rbg1/Rbg0)*VT*lnN+Vbe0)，泄放电流I_Power减小到零，浪涌能量泄放完毕，Power device被运放环路关闭。

在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，例如，采用其他振荡器调节电路实现方式等，均落入本发明创造的保护范围。

Claims (6)

1.一种浪涌保护电路，其特征在于，包括NMOS功率管，所述NMOS功率管的漏极连接输入电压端，所述NMOS功率管的源极连接接地端，所述输入电压端通过依次串联的第一电阻和第二电阻连接接地端，所述第一电阻与所述第二电阻之间为参考电压端，所述参考电压端连接比较器与运算放大器联合电路的第一输入端，所述比较器与运算放大器联合电路的第二输入端通过内部低压源连接所述输入电压端，所述比较器与运算放大器联合电路的第一输出端为比较器输出端，所述比较器与运算放大器联合电路的第二输出端为运算放大器输出端，所述运算放大器输出端连接所述NMOS功率管的栅极，所述比较器输出端连接逻辑电路的第一输入端，所述逻辑电路的输出端连接第一PMOS管的栅极，所述第一PMOS管的漏极连接所述NMOS功率管的栅极；

所述比较器与运算放大器联合电路包括源极互连的第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管，所述第二PMOS管的栅极与所述第三PMOS管的栅极互连，所述第四PMOS管的栅极与所述第五PMOS管的栅极互连后连接所述第三PMOS管的漏极，所述第二PMOS管的栅极与漏极互连后连接第二NPN三极管的集电极，所述第二NPN三极管的基极与第一NPN三极管的基极互连后连接所述参考电压端，所述第二NPN三极管的发射极依次通过串联的第四电阻和第五电阻连接接地端，所述第四电阻和第五电阻之间的中间节点连接所述第一NPN三极管的发射极，所述第四PMOS管的漏极为所述运算放大器输出端，所述第五PMOS管的漏极为所述比较器输出端，所述运算放大器输出端通过第一电流源连接接地端，所述比较器输出端通过第二电流源连接接地端。

2.根据权利要求1所述的浪涌保护电路，其特征在于，所述第一PMOS管的源极连接所述内部低压源的输出端。

3.根据权利要求1所述的浪涌保护电路，其特征在于，所述NMOS功率管的栅极连接第一稳压二极管的阴极，所述第一稳压二极管的阳极连接接地端。

4.根据权利要求1所述的浪涌保护电路，其特征在于，所述内部低压源包括第一NMOS管，所述第一NMOS管的漏极连接所述输入电压端，所述第一NMOS管的源极分别连接所述内部低压源的输出端，第二电容的一端，和第三稳压二极管的阴极，所述第二电容的另一端和所述第三稳压二极管的阳极均连接接地端，所述第一NMOS管的栅极分别连接第三电阻的一端，第一电容的一端，和第二稳压二极管的阴极，所述第三电阻的另一端连接所述输入电压端，所述第一电容的另一端和所述第二稳压二极管的阳极均连接接地端。

5.根据权利要求1所述的浪涌保护电路，其特征在于，所述第二PMOS管比所述第三PMOS管的面积比为1:1。

6.根据权利要求1所述的浪涌保护电路，其特征在于，所述第二NPN三极管比所述第一NPN三极管的面积比为1:1。

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