CN112416855B - 一种基于树状片上网络的数据采集处理片上*** - Google Patents

一种基于树状片上网络的数据采集处理片上*** Download PDF

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Abstract

本发明涉及一种基于树状片上网络的数据采集处理片上***，属于片上网络技术领域，解决了现有的片上***无法实现数据处理且采集数据的传输效率较低的问题。***包括同步采集区，用于采集与片上***连接的外部ADC模块输出的采集数据，并将采集数据输出至缓存管理区；缓存管理区至少一个缓存单元；数据处理区，用于根据第一计算处理队列对第二计算处理队列输出的数据进行相应处理；以及，根据第一输出队列将第二输出队列输出的数据输出至数据输出区；数据输出区，用于将数据处理区输出的数据输出至外部设备。实现了采集数据的处理、缓存和高效传输，利用计算处理队列和输出队列实现了各通道数据的处理及输出的灵活配置，具有较高的实用价值。

Description

一种基于树状片上网络的数据采集处理片上***
技术领域
本发明涉及片上网络技术领域，尤其涉及一种基于树状片上网络的数据采集处理片上***。
背景技术
近年来，高速数据采集及其应用受到了人们越来越广泛的关注，高速数据采集***也有了迅速的发展，它可以广泛的应用于各种领域。伴随着A/D转换器转换速率和转换精度的不断提高，支撑高速数据采集的集成电路也由之前的专用集成电路(ASIC：Application Specific Integrated Circuit)时代进入到了片上***(SoC：SystemonChip)时代。基于SoC的高速数据采集***可在单一芯片上实现信号采集、转换、存储、处理和I/O等功能，它将数字电路、存储器、MPU、MCU、DSP等集成在一块芯片上，从而构成一个完整的高速数据采集***。
ARM+ADC和DSP+ADC总线模式，由于采用标准C语言编写的底层驱动，功能实现的核心处理器需要执行一系列机器语言来实现数据采集功能，每一条语句存在不同的执行周期，并且在执行过程中可能遇到不可预期的中断，且数据在片上传输时采用总线结构分时传输。故每个功能的实现不具备严格的时序，因此适合一些采样率要求低、时间同步要求低的低性能采集片上***，且***可扩展性较差，片上通讯效率较低。
采用2D-MESH拓扑结构的片上网络，不符合数据流汇聚特性，容易造成网络资源浪费；数据传输采用包交换的形式将数据分割成微片传输，在网并行传输的微片数多，占用较大的芯片缓存资源，且容易造成大量路由冲突，从而发生路由锁死和阻塞，不适合大带宽多通道数据流的数据采集***；片上网络仅考虑了数据输入和输出，无法实现数据的计算处理。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种基于树状片上网络的数据采集处理片上***，用以解决现有的片上***无法实现数据处理且采集数据的传输效率较低的问题。
一方面，本发明实施例提供了一种基于树状片上网络的数据采集处理片上***，所述***包括：
同步采集区，用于采集与片上***连接的外部ADC模块输出的采集数据，并将所述采集数据输出至缓存管理区；
缓存管理区，包括至少一个缓存单元，所述缓存单元包括第一数据缓存队列、第二数据缓存队列、第一计算处理队列、第二计算处理队列、第一输出队列和第二输出队列；其中，所述第一数据缓存队列和第二数据缓存队列均用于对所述同步采集区输出的采集数据进行缓存；所述第一计算处理队列用于计算操作缓存，所述第二计算处理队列用于缓存所述计算操作缓存对应的数据；所述第一输出队列用于输出流程缓存，所述第二输出队列用于缓存所述输出流程缓存对应的数据；
数据处理区，用于根据第一计算处理队列对所述第二计算处理队列输出的数据进行相应处理；以及，根据所述第一输出队列将所述第二输出队列输出的数据输出至数据输出区；
数据输出区，用于将所述数据处理区输出的数据输出至外部设备。
进一步，所述同步采集区包括至少一个数据接入模块和一个采集配置模块；其中，
所述数据接入模块与外部ADC模块连接，用于接收所述外部ADC模块输出的采集数据并输出至缓存管理区；
所述采集配置模块，用于配置所述外部ADC模块的采样率和数据接入模块中滤波器的滤波系数。
进一步，所述同步采集区还包括时间戳生成模块，用于生成与所述采集数据对应的时间信息。
进一步，所述缓存管理区还包括一个通道功能配置模块，用于预装配置所述第二计算处理队列或第二输出队列的数据初始值。
进一步，所述缓存管理区还包括至少一个第一路由接口模块，每一所述第一路由接口模块与一个缓存单元连接，用于根据第一计算处理队列将相应数据输出至数据处理区进行处理；以及，根据第一输出队列将相应数据输出至数据处理区进行输出。
进一步，所述数据接入模块、缓存单元和第一路由接口模块的数量相等。
进一步，所述数据处理区包括至少一个第二路由接口模块和至少一个处理单元；其中，
所述第二路由接口模块，用于接收所述第一路由接口模块输出的数据并输出至处理单元；以及，接收所述第一路由接口模块输出的数据并输出至数据输出区；
所述处理单元，用于基于所述第一计算处理队列对第二路由接口模块输出的数据进行相应处理。
进一步，所述处理单元用于最大值、最小值、平均值、求导及傅里叶变换的处理。
进一步，所述处理单元和第二路由接口模块的数量相等。
进一步，所述数据输出区包括依次连接的第三路由接口模块、数据输出缓存模块和数据输出模块，其中，
所述第三路由接口模块，用于接收所述第二路由接口模块输出的数据并输出至数据输出缓存模块；
所述数据输出缓存模块，用于在第三路由接口模块与数据输出模块的数据输出速率不匹配时，缓存所述第三路由接口模块输出的数据并输出至数据输出模块；以及，用于在第三路由接口模块与数据输出模块的数据输出速率匹配时，输出所述第三路由接口模块输出的数据至数据输出模块；
所述数据输出模块，用于接收所述数据输出缓存模块输出的数据并输出至外部设备。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、一种基于树状片上网络的数据采集处理片上***，通过同步采集区、缓存管理区、数据处理区和数据输出区的相互配合，实现了采集数据的处理、缓存和高效传输，该树状拓扑片上网络可有效减少路由冲突，利用共享缓存区和电路联通模式大幅降低片上***的数据存储资源占用，同时，利用计算处理队列和输出队列实现了各通道数据的处理及输出的灵活配置，具有较高的实用价值。
2、通过同步采集区实现了外部ADC模块输出的采集数据，同时，通过同步采集区中的时间戳生成模块生成采集数据的时间信息，为每个通道采集信息的同步提供了技术支撑和依据。
3、通过缓存管理区实现了采集数据及处理后的数据的缓存，同时，通过缓存单元中设置的缓存队列、计算处理队列及输出队列能够将相应数据进行缓存、输出至处理单元进行处理或者输出至数据输出队列进而输出至外部设备，适合大批量数据的传输或处理，同时，队列的形式能够提高数据的处理或者输出效率。
4、采用电路联通模式，即片上网络的路由不进行采集数据的分片缓存，仅通过路由接口模块进行片上网络的电路选通逻辑操作，将需要联通的处理单元依次与缓存单元连接，以实现数据的处理，从而提高数据的处理效率，适合大数据量的吞吐处理。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为一个实施例中基于树状片上网络的数据采集处理片上***结构图；
附图标记：
10-同步采集区，110-数据接入模块，120-采集配置模块，130-时间戳生成模块，20-缓存管理区，210-缓存单元，220-通道功能配置模块，230-第一路由接口模块，30-数据处理区，310-第二路由接口模块，320-处理单元，40-数据输出区，410-第三路由接口模块，420-数据输出缓存模块，430-数据输出模块。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
目前，传统的ARM和DSP的总线结构，不利于片上***的扩展以及数据高效传输；FPGA专用固定IP核的扩展性和灵活性较差；基于2D-MESH拓扑结构的片上网络在大带宽的数据采集应用中易造成路由冲突，以及网络资源和存储资源浪费。针对现有的片上网络存在的无法实现采集数据处理和采集数据的传输效率较低的问题，本申请提出了一种基于树状片上网络的数据采集处理片上***，通过同步采集区、缓存管理区、数据处理区和数据输出区的相互配合，实现了采集数据的处理、缓存和高效传输，该树状拓扑片上网络可有效减少路由冲突，利用共享缓存区和电路联通模式大幅降低片上***的数据存储资源占用，同时，利用计算处理队列和输出队列实现了各通道数据的处理及输出的灵活配置，具有较高的实用价值。
本发明的一个具体实施例，公开了一种基于树状片上网络的数据采集处理片上***，如图1所示，所述***包括同步采集区10，用于采集与片上***连接的外部ADC模块输出的采集数据，并将采集数据输出至缓存管理区。
缓存管理区20，用于缓存同步采集区输出的采集数据，或者，缓存经过数据处理区处理后的数据。具体的，该缓存管理区20包括至少一个缓存单元210，缓存单元包括第一数据缓存队列、第二数据缓存队列、第一计算处理队列、第二计算处理队列、第一输出队列和第二输出队列。其中，第一数据缓存队列和第二数据缓存队列均用于对同步采集区中数据接入模块输出的采集数据进行乒乓缓存，以实现采集数据的无间隔缓存。第一计算处理队列用于计算操作缓存，具体指缓存处理子单元的相应地址，以实现存储在缓存队列的数据的相应处理。第二计算处理队列用于缓存计算操作缓存对应的数据，该数据是两个缓存队列缓存的相应数据，第二计算处理队列中的数据会输出至该地址对应的处理子单元。示例性地，第一计算处理队列缓存了处理单元中求最大值对应的处理子单元地址，在处理单元的相应处理子单元中即可对第二计算处理队列中缓存的数据求最大值。
第一输出队列用于输出流程缓存，具体是缓存数据输出模块地址，这里的数据输出模块地址指的是第三路由接口模块包括的路由接口子模块对应的地址。第二输出队列用于缓存输出流程缓存对应的数据。通过第一输出队列和第二输出队列能够将相应数据输出至第三路由接口模块中的相应路由接口子模块，最终实现数据的输出。
数据处理区30，用于根据第一计算处理队列对第二计算处理队列输出的数据进行相应处理；以及，根据第一输出队列将所述第二输出队列输出的数据输出至数据输出区。其中，数据处理区包括处理单元，该处理单元包括多个处理子单元，不同的处理子单元可实现不同的处理功能，例如最大值、最小值、平均值、求导或者傅里叶变换，同时，不同的处理子单元对应不同的处理子地址，缓存单元中的第一计算处理队列通过缓存不同的处理子单元地址即可实现处理子单元的相应功能。
数据输出区40，用于将数据处理区输出的数据输出至外部设备，如显示器或pc机。数据输出区包括第三路由接口模块，该路由接口模块包括多个路由接口子模块，每个路由接口子模块对应不同的数据输出模块地址，第一输出队列通过缓存不同的数据输出模块地址，可将第二输出队列中的数据输出至对应的路由接口子模块，最终实现数据的输出。
与现有技术相比，本实施例提供的基于树状片上网络的数据采集处理片上***，通过同步采集区、缓存管理区、数据处理区和数据输出区的相互配合，实现了采集数据的处理、缓存和高效传输，该树状拓扑片上网络可有效减少路由冲突，利用共享缓存区和电路联通模式大幅降低片上***的数据存储资源占用，同时，利用计算处理队列和输出队列实现了各通道数据的处理及输出的灵活配置，具有较高的实用价值。
优选地，同步采集区10包括至少一个数据接入模块110和一个采集配置模块120和时间戳生成模块130；其中，数据接入模块与外部ADC模块连接，用于接收外部ADC模块输出的采集数据并输出至缓存管理区。采集配置模块，用于配置外部ADC模块的采样率和数据接入模块中滤波器的滤波系数。其中，采样率参数的配置主要是通过采集配置模块与数据接入模块进行通信，使得数据接入模块改变外部ADC模块的触发频率进而改变采样率。滤波系数的配置是通过采集配置模块与数据接入模块进行通信，以改变数据接入模块中FIR滤波器的系数进而影响滤波效果。本申请中的同步采集区还包括间戳生成模块，用于生成与采集数据对应的时间信息，实现各通道的数据采集时间信息的同步。
通过同步采集区实现了外部ADC模块输出的采集数据，同时，通过同步采集区中的时间戳生成模块生成采集数据的时间信息，为每个通道采集信息的同步提供了技术支撑和依据。
优选地，缓存管理区20还包括一个通道功能配置模块220，用于预装配置第二计算处理队列或第二输出队列的数据初始值。缓存管理区还包括至少一个第一路由接口模块230，每一第一路由接口模块与一个缓存单元连接，用于根据第一计算处理队列将相应数据输出至数据处理区进行处理；以及，根据第一输出队列将相应数据输出至数据处理区进行输出。具体地，数据接入模块、缓存单元和第一路由接口模块的数量相等，其中，数据接入模块、缓存单元和第一路由接口模块的数量基于实际需要设定，每一个数据接入模块输出的采集数据对应缓存至一个缓存单元，同时，每一个缓存单元输出的数据通过与之连接的第一路由接口模块输出至数据处理区。
通过缓存管理区实现了采集数据及处理后的数据的缓存，同时，通过缓存单元中设置的缓存队列、计算处理队列及输出队列能够将相应数据进行缓存、输出至处理单元进行处理或者输出至数据输出队列进而输出至外部设备，适合大批量数据的传输或处理，同时，队列的形式能够提高数据的处理或者输出效率。
优选地，数据处理区30包括至少一个第二路由接口模块310和至少一个处理单元320，处理单元和第二路由接口模块的数量相等，且处理单元和第二路由接口模块的数量基于实际需要确定。第二路由接口模块，用于接收第一路由接口模块输出的数据并输出至处理单元，以在处理单元实现数据的处理，同时，第二路由接口模块还用于接收第一路由接口模块输出的数据并将接收的数据输出至数据输出区以实现数据输出。数据处理区的处理单元，用于基于第一计算处理队列对第二路由接口模块输出的数据进行相应处理。第一路由接口模块与第二路由接口模块之间的选通方式为电路联通模式，即片上网络的路由不进行采集数据的分片缓存，仅通过路由接口模块进行片上网络的电路选通逻辑操作，将需要联通的处理单元依次与缓存单元连接，以实现数据的处理，从而提高数据的处理效率，适合大数据量的吞吐处理。
优选地，数据输出区40包括依次连接的第三路由接口模块410、数据输出缓存模块420和数据输出模块430。其中，第三路由接口模块，用于接收第二路由接口模块输出的数据并输出至数据输出缓存模块。数据输出缓存模块，用于在第三路由接口模块与数据输出模块的数据输出速率不匹配时，缓存第三路由接口模块输出的数据并输出至数据输出模块；以及，用于在第三路由接口模块与数据输出模块的数据输出速率匹配时，输出第三路由接口模块输出的数据至数据输出模块。即数据输出缓存模块只缓存第三路由接口模块与数据输出模块的数据输出速率不匹配的数据；对于数据输出速率匹配的模块，数据输出缓存模块不缓存该数据，只将其输出至数据输出模块。数据输出模块，用于接收数据输出缓存模块输出的数据并输出至外部设备，这里的外部设备可以是显示器或者pc机。具体地，待计算操作缓存队列流程结束后，缓存管理区根据已配置好的数据输出队列请求片上网络进行相应模块单元数据的输出，直至输出缓存队列为空，实现了数据的输出。
本申请提供的基于树状片上网络的数据采集处理片上***，能够同时实现数据的采集、缓存和输出，且基于多通道、缓存队列、计算处理队列和输出队列的缓存单元有利于数据的缓存和后期数据的处理及输出，适合大数据量的吞吐处理，提高数据的处理效率。
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种基于树状片上网络的数据采集处理片上***，其特征在于，所述***包括：
同步采集区，用于采集与片上***连接的外部ADC模块输出的采集数据，并将所述采集数据输出至缓存管理区；
缓存管理区，包括至少一个缓存单元，所述缓存单元包括第一数据缓存队列、第二数据缓存队列、第一计算处理队列、第二计算处理队列、第一输出队列和第二输出队列；其中，所述第一数据缓存队列和第二数据缓存队列均用于对所述同步采集区输出的采集数据进行缓存；所述第一计算处理队列用于计算操作缓存，所述第二计算处理队列用于缓存所述计算操作缓存对应的数据；所述第一输出队列用于输出流程缓存，所述第二输出队列用于缓存所述输出流程缓存对应的数据；
数据处理区，用于根据第一计算处理队列对所述第二计算处理队列输出的数据进行相应处理；以及，根据所述第一输出队列将所述第二输出队列输出的数据输出至数据输出区；
数据输出区，用于将所述数据处理区输出的数据输出至外部设备；
所述同步采集区包括至少一个数据接入模块和一个采集配置模块；其中，
所述数据接入模块与外部ADC模块连接，用于接收所述外部ADC模块输出的采集数据并输出至缓存管理区；
所述采集配置模块，用于配置所述外部ADC模块的采样率和数据接入模块中滤波器的滤波系数；
所述同步采集区还包括时间戳生成模块，用于生成与所述采集数据对应的时间信息；
所述缓存管理区还包括一个通道功能配置模块，用于预装配置所述第二计算处理队列或第二输出队列的数据初始值。
2.根据权利要求1所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述缓存管理区还包括至少一个第一路由接口模块，每一所述第一路由接口模块与一个缓存单元连接，用于根据第一计算处理队列将相应数据输出至数据处理区进行处理；以及，根据第一输出队列将相应数据输出至数据处理区进行输出。
3.根据权利要求2所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述数据接入模块、缓存单元和第一路由接口模块的数量相等。
4.根据权利要求2所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述数据处理区包括至少一个第二路由接口模块和至少一个处理单元；其中，
所述第二路由接口模块，用于接收所述第一路由接口模块输出的数据并输出至处理单元；以及，接收所述第一路由接口模块输出的数据并输出至数据输出区；
所述处理单元，用于基于所述第一计算处理队列对第二路由接口模块输出的数据进行相应处理。
5.根据权利要求4所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述处理单元用于最大值、最小值、平均值、求导及傅里叶变换的处理。
6.根据权利要求5所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述处理单元和第二路由接口模块的数量相等。
7.根据权利要求6所述的基于树状片上网络的数据采集处理片上***，其特征在于，所述数据输出区包括依次连接的第三路由接口模块、数据输出缓存模块和数据输出模块，其中，
所述第三路由接口模块，用于接收所述第二路由接口模块输出的数据并输出至数据输出缓存模块；
所述数据输出缓存模块，用于在第三路由接口模块与数据输出模块的数据输出速率不匹配时，缓存所述第三路由接口模块输出的数据并输出至数据输出模块；以及，用于在第三路由接口模块与数据输出模块的数据输出速率匹配时，输出所述第三路由接口模块输出的数据至数据输出模块；
所述数据输出模块，用于接收所述数据输出缓存模块输出的数据并输出至外部设备。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113190291B (zh) * 2021-05-25 2023-06-02 电子科技大学 一种基于片上网络数据采集的可配置协议转换***及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105786758A (zh) * 2016-02-26 2016-07-20 同济大学 一种具有数据缓存功能的处理器装置及其数据读写方法
CN106168940A (zh) * 2016-06-22 2016-11-30 中国科学院计算技术研究所 高密度片上网络的路网实现方法及装置
CN110727634A (zh) * 2019-07-05 2020-01-24 中国科学院计算技术研究所 面向物端数据处理的嵌入式智能计算机架构
CN111079908A (zh) * 2018-10-18 2020-04-28 上海寒武纪信息科技有限公司 片上网络数据处理方法、存储介质、计算机设备和装置
CN111475457A (zh) * 2020-04-08 2020-07-31 苏州浪潮智能科技有限公司 一种片上网络的数据传输路径确定方法、装置及存储介质
CN111475434A (zh) * 2020-04-06 2020-07-31 桂林电子科技大学 一种基于片上网络的多层次数据采集方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105786758A (zh) * 2016-02-26 2016-07-20 同济大学 一种具有数据缓存功能的处理器装置及其数据读写方法
CN106168940A (zh) * 2016-06-22 2016-11-30 中国科学院计算技术研究所 高密度片上网络的路网实现方法及装置
CN111079908A (zh) * 2018-10-18 2020-04-28 上海寒武纪信息科技有限公司 片上网络数据处理方法、存储介质、计算机设备和装置
CN110727634A (zh) * 2019-07-05 2020-01-24 中国科学院计算技术研究所 面向物端数据处理的嵌入式智能计算机架构
CN111475434A (zh) * 2020-04-06 2020-07-31 桂林电子科技大学 一种基于片上网络的多层次数据采集方法
CN111475457A (zh) * 2020-04-08 2020-07-31 苏州浪潮智能科技有限公司 一种片上网络的数据传输路径确定方法、装置及存储介质

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