CN112395228A - 协议转换桥接电路、知识产权核以及***级芯片 - Google Patents

协议转换桥接电路、知识产权核以及***级芯片 Download PDF

Info

Publication number
CN112395228A
CN112395228A CN202110072497.8A CN202110072497A CN112395228A CN 112395228 A CN112395228 A CN 112395228A CN 202110072497 A CN202110072497 A CN 202110072497A CN 112395228 A CN112395228 A CN 112395228A
Authority
CN
China
Prior art keywords
noc
test signal
functional test
standard
jtag
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110072497.8A
Other languages
English (en)
Other versions
CN112395228B (zh
Inventor
马海英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Suiyuan Intelligent Technology Co ltd
Original Assignee
Beijing Suiyuan Intelligent Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Suiyuan Intelligent Technology Co ltd filed Critical Beijing Suiyuan Intelligent Technology Co ltd
Priority to CN202110072497.8A priority Critical patent/CN112395228B/zh
Publication of CN112395228A publication Critical patent/CN112395228A/zh
Application granted granted Critical
Publication of CN112395228B publication Critical patent/CN112395228B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7825—Globally asynchronous, locally synchronous, e.g. network on chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种协议转换桥接电路、知识产权核以及***级芯片。该协议转换桥接电路包括：相连的协议转换驱动电路和控制信号转换电路；协议转换驱动电路，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；控制信号转换电路，用于接收NOC功能测试信号，并根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。本发明实施例的技术方案实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果。

Description

协议转换桥接电路、知识产权核以及***级芯片
技术领域
本发明实施例涉及计算机硬件技术，具体涉及芯片测试技术，尤其涉及一种协议转换桥接电路、知识产权核以及***级芯片。
背景技术
随着高性能，大规模芯片的功能日益趋向复杂，同一颗芯片内部可能会同时搭载几十、甚至上百个IP（Intellectual Property，知识产权）核。这种复杂的高性能芯片，对测试机台以及板级测试、调试提出了更高的要求。
传统的芯片内部的JTAG（Joint Test Action Group，联合测试工作组）网络和测试逻辑如图1a所示，在图1a中，芯片通过JTAG管脚接收JTAG管脚输入信号，由测试访问口（Test Access Port，TAP）控制器将该JTAG管脚输入信号转换为对应的JTAG测试信号后，经由JTAG网络发送至芯片中的一个或者多个IP核进行结构性测试。示例性的，对IP核内的制作测试控制逻辑进行测试。测试这部分逻辑的主要目的是在测试机台上发现芯片在生产加工中出现的各种结构性问题。
发明人在实现本发明的过程中发现：传统意义上的JTAG传输协议以及芯片内部的JTAG网络已经无法满足复杂的高性能芯片在测台以及板级等各个环境中更加复杂的，多变的调试测试要求。
发明内容
本发明实施例提供了一种协议转换桥接电路、知识产权核以及***级芯片，以通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试。
第一方面，本发明实施例提供了一种协议转换桥接电路，包括：相连的协议转换驱动电路和控制信号转换电路；
协议转换驱动电路，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC（Network On Chip，片上网络）时钟域的NOC功能测试信号；
控制信号转换电路，用于接收NOC功能测试信号，并根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
进一步的，所述协议转换驱动电路包括：数据写入模块、数据读取模块以及第一类配置寄存器；
数据写入模块，用于按照JTAG时钟域，从TAP控制器中接收JTAG功能测试信号，并按照NOC时钟域，将JTAG功能测试信号写入至第一类配置寄存器中；
数据读取模块，用于根据在第一类配置寄存器中预先配置的NOC参数，从第一类配置寄存器中读取得到与所述JTAG功能测试信号匹配的NOC功能测试信号。
进一步的，所述协议转换驱动电路还包括：分别与数据写入模块和数据读取模块相连的状态记录模块；
所述状态记录模块，用于记录所述数据写入模块以及所述数据读取模块的读写操作状态。
进一步的，所述控制信号转换电路，包括：相连的功能测试信息生成模块和标准功能测试信号生成模块；
功能测试信息生成模块，用于接收所述NOC功能测试信号，并根据所述NOC功能测试信号生成至少一项功能测试信息；
标准功能测试信号生成模块，用于根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
进一步的，所述功能测试信息生成模块为第二类配置寄存器；
所述第二类配置寄存器，具体用于：在接收到所述NOC功能测试信号后，根据预先设置的测试信号配置参数和所述NOC功能测试信号，形成并输出至少一项功能测试信息；各所述功能测试信息与NOC标准协议相适配。
进一步的，所述标准功能测试信号生成模块为状态机。
进一步的，还包括：与控制信号转换电路相连的通用NOC接口；
所述通用NOC接口，用于将控制信号转换电路生成的标准功能测试信号，传输至NOC网络中。
第二方面，本发明实施例还提供了一种IP核，包括：如本发明任一实施例所述的协议转换桥接电路。
进一步的，所述IP核为中央测试控制IP核。
第三方面，本发明实施例还提供了一种SoC，包括：TAP控制器、NOC路由器、至少一个IP核和本发明任一实施例所述的中央测试控制IP核；
各标准IP核和中央测试控制IP核通过TAP控制器，形成片上的JTAG网络，各标准IP核和中央测试控制IP核通过NOC路由器，形成片上的NOC网络；
所述中央测试控制IP核，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息，根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，并将所述标准功能测试信号发送至所述NOC路由器；
所述NOC路由器，用于通过所述NOC网络，将所述标准功能测试信号发送至所述标准功能测试信号所指向的标准IP核；
所述标准IP核，用于在接收到标准功能测试信号时，执行匹配的功能性测试。
本发明实施例的技术方案提供的协议转换桥接电路，可以将从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，进而可以通过芯片中的NOC网络，将标准功能测试信号发送至匹配的IP核进行功能性测试。本发明实施例的技术方案可以扩展传统JTAG网络对芯片内部的访问空间，实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果，大大的增加了现有JTAG网络的测试能力，扩展了JTAG网络的测试场景。
附图说明
图1a为现有技术中的一种芯片内部JTAG网络的结构图；
图1b是本发明实施例一中的一种协议转换桥接电路的结构图；
图2a是本发明实施例二中的一种协议转换桥接电路的结构图；
图2b是本发明实施例二所适用的一种第二类配置寄存器中所配置的写测试信号配置参数的时序图；
图2c是本发明实施例二所适用的第二类配置寄存器所配置的读测试信号配置参数的时序图；
图3是本发明实施例三中的一种IP核的结构示意图；
图4是是本发明实施例四中的一种SoC的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
为了便于理解本发明的各实施例，首先将本案的主要发明构思进行简述：
随着片上***的日益复杂，片上搭载的功能模块，存储模块也越来越多，片上总线***被越来越频繁的应用起来。NOC作为片上高速、高性能网络模块被业界广泛认可和使用。NOC是一种针对多核SoC（System-on-a-Chip，***级芯片）设计的新型片上通信架构，提供了一种新的片上通信结构解决方案。通过在SoC中使用NOC Router（路由器）构建片上的NOC网络。进而，片上搭载的各种IP核可以使用该NOC网络进行高效的片上通信。
相应的，NOC做为一个基于AXI（Advanced eXtensible Interface，先进可扩展接口）标准协议（典型的，AXI4）的片上互联解决方案被很多大公司应用。用于芯片内各个IP核之间相互进行各种存储器的读写传输。也即，可以通过NOC网络实现对IP核内各种功能逻辑进行测试。
发明人通过对NOC网络以及传统JTAG网络进行广泛研究后，在JTAG协议和NOC协议的基础上，开发出了一种新型的，将JTAG1149.1串行数据码流转换为适应NOC AXI4并行数据码流的协议转换桥接电路，这样可以扩展传统JTAG网络对芯片内部的访问空间，通过JTAG网络中的TAP控制器，不仅可以访问原有的JTAG网络以及实现对IP核中制作测试控制逻辑的测试，还可以通过访问NOC网络，实现对IP核中的功能逻辑的测试。这大大的增加了JTAG网络的测试能力，使其可以应用于各种测试场景。
实施例一
图1b为本发明实施例一提供的一种协议转换桥接电路的结构图，本实施例可适用于将JTAG管脚接收的管脚输入信号，复用芯片内的NOC网络进行传输，以实现对芯片内各IP核进行功能性测试的情况。
如图1b所示，所述协议转换桥接电路，包括：相连的协议转换驱动电路110和控制信号转换电路120。
协议转换驱动电路110，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号。
其中，TAP控制器为TAP状态机，且该TAP控制器直接和各个JTAG管脚相连。现有技术中，TAP控制器的作用是：将从JTAG管脚处接收的，用于进行结构性测试的JTAG管脚输入信号，转换为处于JTAG时钟域的结构测试信号后发送至JTAG网络中，以对JTAG网络中的各IP核的制作测试控制逻辑进行测试。
在本实施例中，为了扩展了JTAG管脚的功能，可以向各JTAG管脚发送进行功能性测试的JTAG管脚输入信号，此时，TAP控制器可以将上述JTAG管脚输入信号转换为JTAG功能测试信号，并发送至协议转换驱动电路110。
相应的，所述JTAG功能测试信号具体是指：符合JTAG协议格式的，用于对芯片内各IP核的功能逻辑进行测试的信号。
在本实施例中，协议转换驱动电路110主要实现两方面功能，一个是将功能功能测试信号由JTAG时钟域（Tclk域）调整至NOC时钟域（NOC域），另一个是在JTAG协议格式的功能测试信号（JTAG功能测试信号）中加入了NOC参数，例如，传输类型以及校验比特等，形成NOC功能测试信号。
相应的，该NOC功能测试信号具体是指符合NOC域的，用于对芯片内各IP核的功能逻辑进行测试的信号。
控制信号转换电路120，用于接收NOC功能测试信号，并根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
在本实施例中，控制信号转换电路120主要用于形成符合NOC标准协议的标准功能测试信号，并将该标准功能测试信号发送至NOC网络中，以实现对NOC网络中挂载的IP核进行功能性测试。
具体的，控制信号转换电路120需要首先提取NOC功能测试信号中包括的各项功能测试信息，例如，需要对那些IP核中的哪些功能逻辑进行测试的信息。在提取得到上述功能测试信息后，需要将上述功能测试信息按照NOC标准协议进行组织后，形成标准功能测试信号。上述标准功能测试信号可以直接发送至NOC网络中，以对各IP核进行相应的功能测试。
本发明实施例的技术方案提供的协议转换桥接电路，可以将从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，进而可以通过芯片中的NOC网络，将标准功能测试信号发送至匹配的IP核进行功能性测试。本发明实施例的技术方案可以扩展传统JTAG网络对芯片内部的访问空间，实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果，大大的增加了现有JTAG网络的测试能力，扩展了JTAG网络的测试场景。
需要再次强调的是，所述协议转换桥接电路除了可以将JTAG功能测试信号转换为符合NOC标准协议的标准功能测试信号，并将该标准功能测试信号写入至NOC网络之外，还可以从该NOC网络中读取符合NOC标准协议的测试结果信号，并将该测试结果信号最终通过TAP控制器向各JTAG管脚输出。相应的，协议转换驱动电路和控制信号转换电路同样可以实现分别实现上述各项逆操作，这里不再进行详述。
实施例二
图2a示出了本发明实施例二中的一种协议转换桥接电路的结构图，如图2a所示，所述协议转换驱动电路具体可以包括：数据写入模块210、数据读取模块220以及第一类配置寄存器230。所述控制信号转换电路，具体可以包括：相连的功能测试信息生成模块240和标准功能测试信号生成模块250。
数据写入模块210，用于按照JTAG时钟域，从TAP控制器中接收JTAG功能测试信号，并按照NOC时钟域，将JTAG功能测试信号写入至第一类配置寄存器中230；
数据读取模块220，用于根据在第一类配置寄存器230中预先配置的NOC参数，从第一类配置寄存器230中读取得到与所述JTAG功能测试信号匹配的NOC功能测试信号。
在本实施例中，数据写入模块210主要用于实现时钟域的转换，并将JTAG功能测试信号以NOC时钟域写入至预先配置有NOC参数的第一类配置寄存器中。
该第一类配置寄存器的数量为多个，各第一类配置寄存器的功能和配置内容如表1所示。当数据写入模块210将JTAG功能测试信号分别写入至对应的第一类配置寄存器后，数据读取模块220从对应第一类配置寄存器中读取得到的内容，即为符合NOC时钟域的NOC功能测试信号。
表1：第一类配置寄存器的配置方式示例
JTAG 寄存器名称 寄存器介绍
NOC_MASTER_CONFIG 功能设置寄存器，根据NOC接口协议设置传输格式等
NOC_MASTER_OUT TDR寄存器，映射AXI_MASTER到NOC的数据输出接口
NOC_MASTER_IN TDR寄存器，映射来自NOC的AXI_MASTER数据输入接口
NOC_MASTER_STATUS TDR寄存器，使用NOC监控握手接口，实现接口的握手位和错误位捕获，以跟踪传输的状态
NOC_MASTER_SETUP TDR寄存器，用于打开、重置和清除AXI_MASTER逻辑
进一步的，所述协议转换驱动电路还可以包括：分别与数据写入模块210和数据读取模块220相连的状态记录模块（图中未示出）。
所述状态记录模块，用于记录所述数据写入模块210以及所述数据读取模块220的读写操作状态。
典型的，该读写操作状态可以为读写操作的正确或者错误的状态，可选的，该所述状态记录模块可以与数据写入模块210相连，用于将上述读写操作状态经由TAP控制器输出至各JTAG管脚。
功能测试信息生成模块240，用于接收所述NOC功能测试信号，并根据所述NOC功能测试信号生成至少一项功能测试信息。
标准功能测试信号生成模块250，用于根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
其中，本发明实施例的控制信号转换电路支持任意长度和任意属性的传输。由AR*/AW*信号编码的传输属性，以及写入数据和探测信号，必须由外部寄存器提供。该控制信号转换电路不能够发出重叠的和管道化的传输。
其中，本实施例中的控制信号转换电路一般可以与NOC网络中的NOC路由器直接相连，相应的，该控制信号转换电路可以固定设置在某一个特定的IP核内部，也可以以接插件的形式与该特定的IP核活动连接。或者，该控制信号转换电路可以直接设置在芯片中，本实施例对此并不进行限制。
在本实施例的一个可选的实施方式中，所述功能测试信息生成模块240可以为第二类配置寄存器。
所述第二类配置寄存器，具体用于：在接收到所述NOC功能测试信号后，根据预先设置的测试信号配置参数和所述NOC功能测试信号，形成并输出至少一项功能测试信息；各所述功能测试信息与NOC标准协议相适配。
其中，该第二类配置寄存器的数量可以为一个或者多个。
在本实施例的一个可选的实施方式中，所述标准功能测试信号生成模块250可以为状态机。
在上述各实施例的基础上，还可以包括：与控制信号转换电路相连的通用NOC接口（图中未示出）。
所述通用NOC接口，用于将控制信号转换电路生成的标准功能测试信号，传输至NOC网络中。
在本实施例中，需要在第二类配置寄存器预先配置相应的测试信号配置参数。例如，NOC功能测试信号具体执行的是读操作还是写操作，具体工作在AXI总线的什么模式下等信息，在完成上述配置后，一旦该第二类配置寄存器接收到NOC功能测试信号后，可以将测试信号配置参数和所述NOC功能测试信号进行组合，形成并输出至少一项功能测试信息，并相应触发该状态机开始运转，将该至少一项功能测试信息转换为AXI码流，并将该AXI码流发送至NOC网络中进行传输，以实现对NOC网络中一个或者多个IP核的功能性测试。
图2b是本发明实施例二所适用的一种第二类配置寄存器中所配置的写测试信号配置参数的时序图。
其中，写入传输情况下，第二类配置寄存器中的写测试信号配置参数的初始化方式如下：
1、将AX*输入设置为所需的AW*信号。
2、将OPCODE_INPUT设置为1。
3、设置WDATA和WSTRB输入，使：
a.第n个传输数据位在WDATA_INPUT[n*DATA_WIDTH +: DATA_WIDTH]中，
b.第n个传输频闪位在WSTRB_INPUT[n*STRB_WIDTH +: STRB_WIDTH]中，其中STRB_WIDTH = DATA_WIDTH/8。
4、一旦上述输入稳定，就可以为单个周期将TRANSACTION_START置有效。
5、等待主器件将TRANSACTION_FINISHED置有效进行单个循环。在此期间，输入必须保持稳定。
6、当将TRANSACTION_FINISHED置有效时，写响应将在RESP_OUTPUT[1:0]中给出。输出在启动下一个传输之前保持稳定。
图2c是本发明实施例二所适用的一种第二类配置寄存器中所配置的读测试信号配置参数的时序图。
其中，读传输情况下，第二类配置寄存器中的读测试信号配置参数的初始化方式如下:
1、将AX*输入设置为所需的AW*信号。
2、将OPCODE_INPUT设置为0。
3、一旦上述输入稳定，就可以为单个周期将TRANSACTION_START置有效。
4、等待主器件将TRANSACTION_FINISHED置有效进行单个循环。在此期间，输入必须保持稳定。
5、当TRANSACTION_FINISHED置有效时，读取的数据和响应将由RDATA_OUTPUT和RESP_OUTPUT给出。输出在启动下一个传输之前保持稳定。个别转让情况如下：
a.第n个传输数据位在RDATA_OUTPUT[n*DATA_WIDTH +: DATA_WIDTH]中，
b.第n位传输响应位在RDATA_OUTPUT[n*2 +: 2]中。
其中，WDATA和WSTRB输入以及RDATA和RESP输出的宽度取决于最大传输突发长度，该长度由参数MAX_BURST_LENGTH设置。如果AXLEN_INPUT表示一个超过MAX_BURST_LENGTH的传输，那么master不会在NOC端启动一个传输，并立即将TRANSACTION_FINISHED信号设置有效。在本例中，RESP[1:0](用于写)或RESP中的所有响应项(用于读)被设置为SLVERR。
本发明实施例的技术方案提供的协议转换桥接电路，可以将从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，进而可以通过芯片中的NOC网络，将标准功能测试信号发送至匹配的IP核进行功能性测试。本发明实施例的技术方案可以扩展传统JTAG网络对芯片内部的访问空间，实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果，大大的增加了现有JTAG网络的测试能力，扩展了JTAG网络的测试场景。
实施例三
在图3中示出了本发明实施例三中的一种IP核的结构示意图。如图3所示，该IP核中包括如本发明任一实施例所述的协议转换桥接电路。
其中，所述协议转换桥接电路包括：相连的协议转换驱动电路和控制信号转换电路；
协议转换驱动电路，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；
控制信号转换电路，用于接收NOC功能测试信号，并根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
在本实施例中，通过在芯片中配置一个上述的IP核，即可实现通过JTAG网络中的TAP控制器，不仅可以访问原有的JTAG网络以及实现对IP核中制作测试控制逻辑的测试，还可以通过访问NOC网络，实现对IP核中的功能逻辑的测试的技术效果。
可选的，所述IP核为中央测试控制IP核。通过在芯片中配置该中央测试控制IP核，可以实现NOC网络和JTAG网络的桥梁，以扩展传统JTAG网络对芯片内部的访问空间，实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果，大大的增加了现有JTAG网络的测试能力，扩展了JTAG网络的测试场景。
实施例四
图4示出了本发明实施例四中的一种SoC的结构示意图，如图4所示，所述SoC包括：TAP控制器410、NOC路由器420、至少一个标准IP核430和如本发明任一实施例所述的中央测试控制IP核440。
各标准IP核430和中央测试控制IP核440通过TAP控制器410，形成片上的JTAG网络，各标准IP核430和中央测试控制IP核440通过NOC路由器420，形成片上的NOC网络；
中央测试控制IP核440，用于从TAP控制器410中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息，根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，并将所述标准功能测试信号发送至所述NOC路由器420。
所述NOC路由器420，用于通过所述NOC网络，将所述标准功能测试信号发送至所述标准功能测试信号所指向的标准IP核430。
其中，所述标准功能测试信号所指向的标准IP核可以为一个、若干个或者全部，本实施例对此并不进行限制。
所述标准IP核430，用于在接收到标准功能测试信号时，执行匹配的功能性测试。
本发明实施例的技术方案提供的SoC，可以扩展传统JTAG网络对芯片内部的访问空间，实现了通过JTAG管脚接收的管脚输入信号，对芯片内各IP核进行功能性测试的技术效果，大大的增加了现有JTAG网络的测试能力，扩展了JTAG网络的测试场景。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种协议转换桥接电路，其特征在于，包括：相连的协议转换驱动电路和控制信号转换电路；
协议转换驱动电路，用于从测试访问口TAP控制器中接收处于联合测试工作组JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于片上网络NOC时钟域的NOC功能测试信号；
控制信号转换电路，用于接收NOC功能测试信号，并根据所述NOC功能测试信号，生成至少一项功能测试信息；根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
2.根据权利要求1所述的协议转换桥接电路，其特征在于，所述协议转换驱动电路包括：数据写入模块、数据读取模块以及第一类配置寄存器；
数据写入模块，用于按照JTAG时钟域，从TAP控制器中接收JTAG功能测试信号，并按照NOC时钟域，将JTAG功能测试信号写入至第一类配置寄存器中；
数据读取模块，用于根据在第一类配置寄存器中预先配置的NOC参数，从第一类配置寄存器中读取得到与所述JTAG功能测试信号匹配的NOC功能测试信号。
3.根据权利要求2所述的协议转换桥接电路，其特征在于，所述协议转换驱动电路还包括：分别与数据写入模块和数据读取模块相连的状态记录模块；
所述状态记录模块，用于记录所述数据写入模块以及所述数据读取模块的读写操作状态。
4.根据权利要求1所述的协议转换桥接电路，其特征在于，所述控制信号转换电路，包括：相连的功能测试信息生成模块和标准功能测试信号生成模块；
功能测试信息生成模块，用于接收所述NOC功能测试信号，并根据所述NOC功能测试信号生成至少一项功能测试信息；
标准功能测试信号生成模块，用于根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号。
5.根据权利要求4所述的协议转换桥接电路，其特征在于，所述功能测试信息生成模块为第二类配置寄存器；
所述第二类配置寄存器，具体用于：在接收到所述NOC功能测试信号后，根据预先设置的测试信号配置参数和所述NOC功能测试信号，形成并输出至少一项功能测试信息；各所述功能测试信息与NOC标准协议相适配。
6.根据权利要求4所述的协议转换桥接电路，其特征在于，所述标准功能测试信号生成模块为状态机。
7.根据权利要求1所述的协议转换桥接电路，其特征在于，还包括：与控制信号转换电路相连的通用NOC接口；
所述通用NOC接口，用于将控制信号转换电路生成的标准功能测试信号，传输至NOC网络中。
8.一种知识产权IP核，其特征在于，包括：如权利要求1-7任一项所述的协议转换桥接电路。
9.根据权利要求8所述的IP核，其特征在于，所述IP核为中央测试控制IP核。
10.一种***级芯片，其特征在于，包括：测试访问口TAP控制器、片上网络NOC路由器、至少一个标准知识产权IP核和如权利要求9所述的中央测试控制IP核；
各标准IP核和中央测试控制IP核通过TAP控制器，形成片上的JTAG网络，各标准IP核和中央测试控制IP核通过NOC路由器，形成片上的NOC网络；
所述中央测试控制IP核，用于从TAP控制器中接收处于JTAG时钟域的JTAG功能测试信号，并将JTAG功能测试信号转换为处于NOC时钟域的NOC功能测试信号；根据所述NOC功能测试信号，生成至少一项功能测试信息，根据至少一项功能测试信息，生成符合NOC标准协议的标准功能测试信号，并将所述标准功能测试信号发送至所述NOC路由器；
所述NOC路由器，用于通过所述NOC网络，将所述标准功能测试信号发送至所述标准功能测试信号所指向的标准IP核；
所述标准IP核，用于在接收到标准功能测试信号时，执行匹配的功能性测试。
CN202110072497.8A 2021-01-20 2021-01-20 协议转换桥接电路、知识产权核以及***级芯片 Active CN112395228B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110072497.8A CN112395228B (zh) 2021-01-20 2021-01-20 协议转换桥接电路、知识产权核以及***级芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110072497.8A CN112395228B (zh) 2021-01-20 2021-01-20 协议转换桥接电路、知识产权核以及***级芯片

Publications (2)

Publication Number Publication Date
CN112395228A true CN112395228A (zh) 2021-02-23
CN112395228B CN112395228B (zh) 2021-04-30

Family

ID=74625551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110072497.8A Active CN112395228B (zh) 2021-01-20 2021-01-20 协议转换桥接电路、知识产权核以及***级芯片

Country Status (1)

Country Link
CN (1) CN112395228B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113378508A (zh) * 2021-07-09 2021-09-10 安谋科技（中国）有限公司 管线结构的知识产权核及其定制方法、片上***
CN116860536A (zh) * 2023-09-05 2023-10-10 武汉凌久微电子有限公司 Gpu芯片的快速ft测试***、测试设备及测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102495568A (zh) * 2011-12-05 2012-06-13 南京大学 基于四片fpga的验证片上网络多核处理器的开发板
US9319232B2 (en) * 2014-04-04 2016-04-19 Netspeed Systems Integrated NoC for performing data communication and NoC functions
CN106156424A (zh) * 2016-07-01 2016-11-23 合肥海本蓝科技有限公司 一种仿真***
CN109885518A (zh) * 2019-01-17 2019-06-14 桂林电子科技大学 一种边界扫描结构与IEEE 1500 Wrapper转换接口
CN111555901A (zh) * 2020-03-16 2020-08-18 中国人民解放军战略支援部队信息工程大学 灵活支持混合总线协议的芯片配置网络***

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102495568A (zh) * 2011-12-05 2012-06-13 南京大学 基于四片fpga的验证片上网络多核处理器的开发板
US9319232B2 (en) * 2014-04-04 2016-04-19 Netspeed Systems Integrated NoC for performing data communication and NoC functions
CN106156424A (zh) * 2016-07-01 2016-11-23 合肥海本蓝科技有限公司 一种仿真***
CN109885518A (zh) * 2019-01-17 2019-06-14 桂林电子科技大学 一种边界扫描结构与IEEE 1500 Wrapper转换接口
CN111555901A (zh) * 2020-03-16 2020-08-18 中国人民解放军战略支援部队信息工程大学 灵活支持混合总线协议的芯片配置网络***

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HAI-HUA WEN 等: "Design of an on-line configurable traffic generator for NoC", 《 2009 3RD INTERNATIONAL CONFERENCE ON ANTI-COUNTERFEITING, SECURITY, AND IDENTIFICATION IN COMMUNICATION》 *
朱嘉: "集成电路追踪***数据压缩与调试***设计技术研究", 《中国博士学位论文全文数据库 信息科技辑》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113378508A (zh) * 2021-07-09 2021-09-10 安谋科技（中国）有限公司 管线结构的知识产权核及其定制方法、片上***
CN113378508B (zh) * 2021-07-09 2022-11-22 安谋科技（中国）有限公司 管线结构的知识产权核及其定制方法、片上***
CN116860536A (zh) * 2023-09-05 2023-10-10 武汉凌久微电子有限公司 Gpu芯片的快速ft测试***、测试设备及测试方法
CN116860536B (zh) * 2023-09-05 2023-11-28 武汉凌久微电子有限公司 Gpu芯片的快速ft测试***、测试设备及测试方法

Also Published As

Publication number Publication date
CN112395228B (zh) 2021-04-30

Similar Documents

Publication Publication Date Title
WO2021189322A1 (zh) 一种芯片测试装置及测试方法
CN112395228B (zh) 协议转换桥接电路、知识产权核以及***级芯片
US7484188B2 (en) On-chip test circuit and method for testing of system-on-chip (SOC) integrated circuits
CN103310850B (zh) 片上网络资源节点存储器的内建自测试结构和自测试方法
CN105550119A (zh) 一种基于jtag协议的仿真装置
CN110515891B (zh) 一种fpga芯片及其配置方法
CN109690511B (zh) 总线控制电路、半导体集成电路、电路基板、信息处理装置以及总线控制方法
CN102053898A (zh) 针对主机pcie插槽上总线接口的测试方法及其读写测试方法
CN113868065B (zh) 一种测试和烧录叠封芯片的方法、叠封芯片
CN112398877B (zh) 控制信号转换电路、知识产权核以及***级芯片
CN111176926A (zh) 一种基于双口sram的ip核仿真***及仿真方法
CN107255975B (zh) 一种利用高速总线实现fpga程序快速加载的装置及方法
CN112557886B (zh) 协议转换桥接电路以及***级芯片
Yang et al. A configurable SPI interface based on APB bus
CN117609137A (zh) 一种基于复杂片内多种高速接口通信测试***
CN112305411A (zh) 一种i2s接口的功能测试电路及测试方法
CN113496108B (zh) 一种应用于仿真的cpu模型
CN114089172B (zh) 一种pcie io扩展芯片的jtag调试方法
CN111506461A (zh) 一种基于总线、用于测试的反压模块及其实现方法
CN213750194U (zh) 一种i2s接口的功能测试电路
US8521463B2 (en) System for performing electrical characterization of asynchronous integrated circuit interfaces
TWI727581B (zh) 資料傳輸系統
US7526691B1 (en) System and method for using TAP controllers
CN113570050A (zh) 一种双向异步同步先进先出适配器
CN103365804B (zh) 一种用于芯片bu-65170的读写控制装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant