CN112332869A - 改进的tpc迭代方法和装置 - Google Patents

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Abstract

本发明公开了一种改进的TPC迭代方法和装置，至少包括以下步骤：步骤S1：获取编码数据并按其信息码元的行和列分布将编码数据分别存储在行缓存器和列缓存器中；步骤S2：逐行或列从行缓存器或列缓存器中获取数据并执行TPC译码算法得到译码结果信息；步骤S3：将译码结果信息根据行/列记录坐标更新行缓存器、列缓存器以及行/列译码指示器；步骤S4：根据行/列译码指示数组提取出错行/列的位置信息，仅对错误码元矩阵进行深层迭代优化；步骤S5：判断是否所有行列的编码数据都译码成功，如果是，输出译码结果信息；否则，重复执行步骤S3和S4直至所有行列的编码数据都译码成功或者译码结果信息已无法进一步更新。

Description

改进的TPC迭代方法和装置
技术领域
本发明涉及TPC译码技术领域，尤其涉及一种改进的TPC迭代方法和装置。
背景技术
Turbo乘积码(TPC)，是一种高效的前向纠错码，其纠错能力优秀、应用前景可观，在通信领域备受关注。其译码算法分为硬判决译码(HIHO)和软判决译码(SISO)。HIHO复杂度低，不需要复杂运算，结构简洁，但无法满足差错高的控制***。HIHO具有一些不可校正的错误图样，误码率比较高，有时随机错误个数并未超过硬判决迭代译码的纠错能力，但存在无法纠错的场合，所以纠错能力有限；SISO译码迭代算法相当复杂且译码时间长，资源占用率高，实现难度大。
目前，译码广泛应用基于Chase译码算法的SISO译码器，将Chase算法作为子码的基本译码算法，用以产生迭代过程中所需的外信息，降低了算法复杂度。后面很多学者对该算法进行了改进，比如采用并行迭代译码结构，时延降为一半，性能却有所损失；再比如梯度算法，大大降低了译码复杂度，但译码性能不理想；还有TPC的自适应译码算法，根据信道的信噪比来对比特软信息的置信度进行筛选，根据结果调整译码，却因信噪比参数无法获知而存在很大的局限性。
TPC的译码方法通常采用串行迭代译码的方式，可以获得更好的误码率性能，在译码过程中行列交替进行。因此迭代译码算法，通过将前一次纠错结果重新进行纠错，以提升纠错能力也是目前常用的一种方法。然而，现有技术中，多轮译码都是在所***元矩阵的基础上进行的，这样导致译码迭代过程计算复杂且有很长的延时。
因此，在译码算法中，如何降低译码过程的资源占用率、如何减少译码复杂度、如何获得更小的译码延时等问题成为未来研究方向，译码算法还有待进一步优化。
故，针对现有技术的缺陷，实有必要提出一种技术方案以解决现有技术存在的技术问题。
发明内容
有鉴于此，确有必要提供一种改进的TPC迭代方法和装置，在不增加纠错码重的前提下，改进迭代过程，通过将译码结果根据行/列记录坐标信息，及时更新到行/列缓存器中，同时从行/列错误缓存器中提取出错行/列的位置信息，只对错误码元矩阵进行深层迭代优化，节省译码时间，大大提高译码效率。
为了解决现有技术存在的技术问题，本发明的技术方案如下：
一种改进的TPC迭代方法，至少包括以下步骤：
步骤S1：获取编码数据并按其信息码元的行和列分布将编码数据分别存储在行缓存器和列缓存器中；
步骤S2：逐行或列从行缓存器或列缓存器中获取数据并执行TPC译码算法得到译码结果信息；
步骤S3：将译码结果信息根据行/列记录坐标更新行缓存器、列缓存器以及行/列译码指示器，行/列译码指示器用于指示相应行/列的编码数据是否译码成功；
步骤S4：根据行/列译码指示数组提取出错行/列的位置信息，仅对错误码元矩阵进行深层迭代优化，也即，仅对出错行/列的编码数据执行TPC译码算法更新译码结果信息；
步骤S5：判断是否所有行列的编码数据都译码成功，如果是，输出译码结果信息；否则，重复执行步骤S3和S4直至所有行列的编码数据都译码成功或者译码结果信息已无法进一步更新。
作为进一步的改进方案，所述行缓存器和列缓存器互为转置。
作为进一步的改进方案，通过选择器选择行缓存器或列缓存器。
作为进一步的改进方案，当编码数据的行列位宽不一致时，将位宽少的行或列通过在行列前面补0的方式使位宽一致。
作为进一步的改进方案，在步骤S4中，根据行/列译码指示器得到行错误位缓存器和列错误位缓存器以此为基础执行译码迭代。
本发明还公开了一种改进的TPC迭代装置，至少包括获取单元、译码执行单元、判断单元和输出单元，其中，
所述获取单元用于获取编码数据；
所述译码执行单元用于对所获取的编码数据执行译码操作；
所述判断单元用于判断当前译码是否达到结束条件；
所述输出单元用于当译码结束时输出译码结果信息；
所述译码执行单元至少包括：
行缓存器，用于按行存储待译码数据；
列缓存器，用于按列存储待译码数据；
选择器，用于选择行缓存器或列缓存器；
行/列译码器，用于对所选的行缓存器或列缓存器执行逐行或列的TPC译码算法；
译码结果缓存器，用于存储译码结果信息并以此更新行缓存器和列缓存器；
行/列译码指示数器，用于指示相应行/列的编码数据是否译码成功并以此生成错误码元矩阵作为下一轮译码迭代的基础。
作为进一步的改进方案，所述行缓存器和列缓存器互为转置。
作为进一步的改进方案，行/列译码指示数器为两个一维数组，以此生成行错误位缓存器和列错误位缓存器。
作为进一步的改进方案，所述行/列译码器用于行、列译码复用，采用相同的译码算法执行行译码和列译码。
作为进一步的改进方案，当编码数据的行列位宽不一致时，将位宽少的行或列通过在行列前面补0的方式使位宽一致。
与现有技术相比较，采用本发明的技术方案，具有如下技术效果：
1、由于在译码过程中设置了行、列译码成功的指示数组，能够将译码结果根据行/列记录坐标信息，及时更新到行/列缓存器中，同时从行/列错误位缓存器中提取出错行/列的位置信息，只对错误码元矩阵进行深层迭代优化，大大节省了译码时间和硬件资源。多轮译码过程中，仅针对错误行列进行迭代译码，实现选择性纠错的高效迭代译码方法，可以达到译码速度高，性能稳定，资源占用小的效果。
2、行/列缓存器互为转置，一步到位更新两个sram的数据，节省了行列交织解交织过程，提高译码速度。
3、通过选择器选择进行行译码还是列译码，从而行/列译码器可以复用，进一步简化硬件资源。
附图说明
图1为本发明改进的TPC迭代方法的流程框图。
图2为本发明改进的TPC迭代方法的一种优选实施方式的流程图。
图3为本发明改进的TPC迭代装置的结构框图。
图4为本发明中译码执行单元的电路结构框图。
图5为本发明优选实施方式的译码过程示意图。
如下具体实施例将结合上述附图进一步说明本发明。
具体实施方式
以下将结合附图对本发明提供的技术方案作进一步说明。
参见图1，所示为本发明一种改进的TPC迭代方法的流程框图，至少包括以下步骤：
步骤S1：获取编码数据并按其信息码元的行和列分布将编码数据分别存储在行缓存器和列缓存器中；
步骤S2：逐行或列从行缓存器或列缓存器中获取数据并执行TPC译码算法得到译码结果信息；
步骤S3：将译码结果信息根据行/列记录坐标更新行缓存器、列缓存器以及行/列译码指示器，行/列译码指示器用于指示相应行/列的编码数据是否译码成功；
步骤S4：根据行/列译码指示数组提取出错行/列的位置信息，仅对错误码元矩阵进行深层迭代优化，也即，仅对出错行/列的编码数据执行TPC译码算法更新译码结果信息；
步骤S5：判断是否所有行列的编码数据都译码成功，如果是，输出译码结果信息；否则，重复执行步骤S3和S4直至所有行列的编码数据都译码成功或者译码结果信息已无法进一步更新。
上述技术方案中，由于在译码过程中设置了行/列译码指示器，能够将译码结果根据行/列记录坐标信息，及时更新到行/列缓存器中，同时从行/列错误位缓存器中提取出错行/列的位置信息，只对错误码元矩阵进行深层迭代优化，大大节省了译码时间和硬件资源。多轮译码过程中，仅针对错误行列进行迭代译码，实现选择性纠错的高效迭代译码方法，可以达到译码速度高，性能稳定，资源占用小的效果。
作为进一步的改进方案，本发明提出了译码失败的行列标记和对应数据提取方法。也即，根据行/列译码指示器得到行错误位缓存器和列错误位缓存器以此为基础执行译码迭代。行/列错误位缓存器用以存放行/列译码结果，译码成功行/列记录为0，译码结果失败行/列记录为1，形成一维数组；深层迭代译码只需要根据该数组为1的行/列进行译码。
上述技术方案中，行/列缓存器用于存放编码信息码元，由于不同信号传输位宽会有差异，且可能与译码器的分组码位宽不一致，因此编码信息先传输到行/列缓存器。其中，列缓存器和行缓存器互为转置，用于进行行列译码，存放数据时，一步到位更新两个sram的数据，省去了行列交织解交织时间。
上述技术方案中，通过选择器选择行缓存器或列缓存器。选择器用于选择该轮进行行译码还是列译码。当选择行译码时，从行缓存器中输出数据进入译码器；当选择列译码时，从列缓存器中输出数据进入译码器。由于设置了选择器，行译码和列译码可以复用同一个译码器，进一步节省硬件资源。
作为进一步的改进方案，当编码数据的行列位宽不一致时，将位宽少的行或列通过在行列前面补0的方式使位宽一致。
上述技术方案中，行/列译码器根据分组码的位宽从选择器中获取信息码元，可以从行/列缓存器中以pingpong的方式获取指定位宽的信息码元，行/列译码器输出执行第一译码后的信息码元。假设行译码纠错能力不大于X个码元，列译码能力不大于Y个码元。则当行出错码元小于等于X个时，该行出错的信息码元可以被纠错；当行出错码元大于X个时，该行出错的信息码元不可纠。当列出错码元小于等于Y个时，该列出错的信息码元可以被纠错；当列出错码元大于Y个时，该列出错的信息码元不可纠。对于可纠的行/列，标记坐标信息至行/列错误位缓存器，并修正对应的信息位后输出至译码结果缓存器；对于不可纠的行，标记坐标信息至行/列错误位缓存器，并输出原码到译码结果缓存器。
参见图2，所示为本发明改进的TPC迭代方法中一种优选实施方案的流程框图，具体执行步骤如下：
1，输入编码后的待译码数据，等待译码。
2，将待译码数据输入行缓存器，并经行列交织后输入列缓存器。
3，选择器对行/列译码进行选择。
4，如果选择行译码，则从行缓存器中取数据，行译码结果输入译码结果缓存器。译码成功行记录为0，译码失败行记录为1，形成一维数组输入行错误位缓存器。
5，如果选择列译码，则从列缓存器中取数据，列译码结果输入译码结果缓存器。译码成功列记录为0，译码失败列记录为1，形成一维数组输入列错误位缓存器。
6，译码结果缓存器将译码结果及时更新到行/列缓存器。
7，判断行/列错误位缓存器值，如果有1存在，则只对1的行/列进行下一轮迭代译码。
8，行/列错误位缓存器值全0代表所有行列全部译码成功，则输出译码结果。
采用本发明的技术方案，标记位置为未知属性位置，经过一次行译码，标记译码成功的行坐标信息；然后进行列译码，标记译码成功的列坐标信息，更新到行/列缓存器中；下一轮行/列译码只需要对行/列错误位数组记录为1的行/列进行译码即可。深层迭代译码过程只对错误行/列进行迭代优化，大大节省了译码时间和硬件资源。
假设输入编码矩阵为200x300矩阵，经过第一轮译码后，有20行30列码元纠错失败，经过第二轮译码有5行6列码元纠错失败。现有的技术都是200x300矩阵全部进行第二次和第三次迭代译码，而本发明只需要使用20x300矩阵进行第二轮行译码，使用30x200矩阵进行第二轮列译码；只需要5x300矩阵进行第三轮行译码，使用6x200矩阵进行第三轮列译码，节约了多倍的时间和资源成本，降低了迭代过程的复杂度。
参见图3，所示为本发明改进的TPC迭代装置的原理框图，至少包括获取单元、译码执行单元、判断单元和输出单元，其中，
所述获取单元用于获取编码数据；
所述译码执行单元用于对所获取的编码数据执行译码操作；
所述判断单元用于判断当前译码是否达到结束条件；
所述输出单元用于当译码结束时输出译码结果信息。
参见图4，所示为本发明译码执行单元的电路结构图，译码执行单元至少包括：
行缓存器，用于按行存储待译码数据；
列缓存器，用于按列存储待译码数据；
选择器，用于选择行缓存器或列缓存器；
行/列译码器，用于对所选的行缓存器或列缓存器执行逐行或列的TPC译码算法；由于采用选择器选择行缓存器或列缓存器，从而行/列译码器能够作为行、列译码复用，能够采用相同的译码算法执行行译码和列译码。
译码结果缓存器，用于存储译码结果信息并以此更新行缓存器和列缓存器；
行/列译码指示数器，用于指示相应行/列的编码数据是否译码成功并以此生成错误码元矩阵作为下一轮译码迭代的基础。
上述技术方案中，由于在译码过程中设置了行/列译码指示器，能够将译码结果根据行/列记录坐标信息，及时更新到行/列缓存器中，同时从行/列错误位缓存器中提取出错行/列的位置信息，只对错误码元矩阵进行深层迭代优化，大大节省了译码时间和硬件资源。在多轮译码迭代，仅针对错误行列进行迭代译码，实现选择性纠错的高效迭代译码方法，可以达到译码速度高，性能稳定，资源占用小的效果。同时，由于设置了选择器，行译码和列译码可以复用同一个译码器，进一步节省硬件资源。
作为进一步的改进方案，行缓存器和列缓存器互为转置。用于进行行列译码，存放数据时，一步到位更新两个sram的数据，省去了行列交织解交织时间。
作为进一步的改进方案，行/列译码指示数器为两个一维数组，以此生成行错误位缓存器和列错误位缓存器。在下一轮译码迭代中，以行错误位缓存器和列错误位缓存器为基础得到错误码元矩阵，对错误码元矩阵进行深层迭代优化，正确码元不参与下一轮迭代过程，错误码元越来越少，节省译码时间，大大提高译码效率。
以下通过一个具体实施例详细介绍本发明的技术方案，参见图5，所示为采用本发明技术方案实现的迭代译码过程示意图，具体执行过程如下：
1、假设待译码数据为12行10列矩阵，经过第一轮行译码，标记行坐标信息，译码成功行标记为0，译码失败行标记为1，译码成功的修改正确位，译码失败的按照原码输入行缓存器。
2、经行译码后第0，2，5，7，9行译码成功，其余行译码失败，将译码结果记录坐标信息更新至行列缓存器。
3、从行列交织器中取数据，进行第一轮列译码，标记列坐标信息，译码成功列标记为0，译码失败列标记为1，译码成功的修改正确位，译码失败的按照原码通过行列坐标信息更新行列缓存器。
4、经列译码后第0，2，2，7，8列译码成功。
5、根据标记的译码失败行1，3，4，6，8，a，b进行迭代行译码。
6、只对译码失败行进行逐行译码。
7、经本次行译码后，第3，6，8，b行译码成功，按照坐标信息更新结果到行列缓存器。
8、根据标记的译码失败行列1，4，5，6，9列进行迭代列译码。
9、只对译码失败列进行逐列译码。
10、经本轮列译码后，全部列译码成功，更新结果到行列缓存器，译码结束。如果经本轮译码后仍存在错误码元，则重复步骤e到i，直到所***元译码成功。
上述译码迭代过程中，标记位置为未知属性位置，经过一次行译码，标记译码成功的行坐标信息；然后进行列译码，标记译码成功的列坐标信息，更新到行/列缓存器中；下一轮行/列译码只需要对行/列错误位数组记录为1的行/列进行译码即可。深层迭代译码过程只对错误行/列进行迭代优化，大大节省了译码时间和硬件资源。
以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种改进的TPC迭代方法，其特征在于，至少包括以下步骤：
步骤S1：获取编码数据并按其信息码元的行和列分布将编码数据分别存储在行缓存器和列缓存器中；
步骤S2：逐行或列从行缓存器或列缓存器中获取数据并执行TPC译码算法得到译码结果信息；
步骤S3：将译码结果信息根据行/列记录坐标更新行缓存器、列缓存器以及行/列译码指示器，行/列译码指示器用于指示相应行/列的编码数据是否译码成功；
步骤S4：根据行/列译码指示数组提取出错行/列的位置信息，仅对错误码元矩阵进行深层迭代优化，也即，仅对出错行/列的编码数据执行TPC译码算法更新译码结果信息；
步骤S5：判断是否所有行列的编码数据都译码成功，如果是，输出译码结果信息；否则，重复执行步骤S3和S4直至所有行列的编码数据都译码成功或者译码结果信息已无法进一步更新。
2.根据权利要求1所述的改进的TPC迭代方法，其特征在于，所述行缓存器和列缓存器互为转置。
3.根据权利要求1或2所述的改进的TPC迭代方法，其特征在于，通过选择器选择行缓存器或列缓存器。
4.根据权利要求1或2所述的改进的TPC迭代方法，其特征在于，当编码数据的行列位宽不一致时，将位宽少的行或列通过在行列前面补0的方式使位宽一致。
5.根据权利要求1或2所述的改进的TPC迭代方法，其特征在于，在步骤S4中，根据行/列译码指示器得到行错误位缓存器和列错误位缓存器以此为基础执行译码迭代。
6.一种改进的TPC迭代装置，其特征在于，至少包括获取单元、译码执行单元、判断单元和输出单元，其中，
所述获取单元用于获取编码数据；
所述译码执行单元用于对所获取的编码数据执行译码操作；
所述判断单元用于判断当前译码是否达到结束条件；
所述输出单元用于当译码结束时输出译码结果信息；
所述译码执行单元至少包括：
行缓存器，用于按行存储待译码数据；
列缓存器，用于按列存储待译码数据；
选择器，用于选择行缓存器或列缓存器；
行/列译码器，用于对所选的行缓存器或列缓存器执行逐行或列的TPC译码算法；
译码结果缓存器，用于存储译码结果信息并以此更新行缓存器和列缓存器；
行/列译码指示数器，用于指示相应行/列的编码数据是否译码成功并以此生成错误码元矩阵作为下一轮译码迭代的基础。
7.根据权利要求6所述的改进的TPC迭代装置，其特征在于，所述行缓存器和列缓存器互为转置。
8.根据权利要求6所述的改进的TPC迭代装置，其特征在于，行/列译码指示数器为两个一维数组，以此生成行错误位缓存器和列错误位缓存器。
9.根据权利要求6所述的改进的TPC迭代装置，其特征在于，所述行/列译码器用于行、列译码复用，采用相同的译码算法执行行译码和列译码。
10.根据权利要求9所述的改进的TPC迭代装置，其特征在于，当编码数据的行列位宽不一致时，将位宽少的行或列通过在行列前面补0的方式使位宽一致。
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