CN112311398B - 一种dds数字信号生成速率翻倍的方法及*** - Google Patents

一种dds数字信号生成速率翻倍的方法及*** Download PDF

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Abstract

本发明公开了一种DDS数字信号生成速率翻倍的方法及***，该***用于匹配基于四开关结构双沿转换的DAC，包括：在双沿模式下，将数字信号发生单元产生的数字信号输出至插值滤波模块，通过插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本发明所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。

Description

一种DDS数字信号生成速率翻倍的方法及***
技术领域
本发明涉及一种数字通信***，特别涉及一种DDS数字信号生成速率翻倍的方法与***，该***用于匹配基于四开关结构双沿转换的DAC。
背景技术
电流舵DAC转换器是根据输入的数字码译码后控制各个相应权重的电流源实现电流相加形成模拟输出电流，完成输入数字码值到模拟输出量之间的转换。根据开关控制方式及电流源权重的不同，可以划分为三种结构：二进制译码结构、温度计译码结构和分段译码结构。
随着现在数字通信***的迭代更新，对通信速率有了更高的要求，为了适应这种要求，在***中的DAC转换器则需要达到的更高的转换速率。为了达到更高的转换速率，四开关结构DAC转换器应运而生，其结构如图1所示：四个开关的控制信号G1，G2，G3，G4由输入互补数据D、DB和差分时钟信号CLK、CLKN进行逻辑与运算得到，分别控制M1，M2，M3，M4四个开关管导通与关断。信号G1，G4控制的开关输出连接到一起输出到差分电流IOUTP，当输入数据D为高时，电流流过IOUTP端；信号G2，G3控制的开关输出连接到一起输出到差分电流IOUTN，当输入数据D为低时，电流流过IOUTN端。其开关控制信号每半个时钟周期有且仅有一个开关导通，而且每半个时钟周期无论数据变化与否都有两个开关控制信号进行切换。差分输出电流是否发生变化由输入数据决定，但开关控制信号的翻转频率时钟信号决定。其具体的时序图如图2所示，据此，四开关DAC结构存在两种工作模式，一是利用时钟上升沿或下降沿进行更新的单沿模式，或者是利用时钟的上升沿和下降沿分别进行一次更新的双沿模式。
由于四开关时钟存在单双沿两种工作模式，因而在理想状态下，通过对DAC前端的DDS结构进行合理设计、使其能够匹配相应的四开关DAC结构的双沿工作模式，即可实现DAC在双沿模式下的转换率翻倍。因此，如何设计一种DDS结构以匹配四开关DAC结构的两种工作模式、实现四开关DAC结构工作在双沿模式下的数据转换速率的翻倍成为急需解决的问题。具体的，该DDS结构的设计不仅涉及到硬件编程,还涉及到具体的硬件资源选择和消耗的问题。
发明内容
本发明的目的在于克服现有技术中所存在的一种DDS结构以匹配四开关DAC结构的两种工作模式、实现四开关DAC结构工作在双沿模式下的数据转换速率的翻倍的问题，提供一种用于匹配基于四开关结构双沿转换的DAC的DDS数字信号生成速率翻倍的方法与***，本方法通过对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍。
为了实现上述发明目的，本发明提供了以下技术方案：
一种DDS数字信号生成速率翻倍的方法，包括：
对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；
采用频率调制信号对所述待调制数字信号进行频率调制，得到调制后的数字信号输出至DAC模块，以实现所述DAC模块在双沿模式下的数据转换速率翻倍，其中，所述DAC模块为四开关结构。
优选的，所述频率调制依照以下公式进行调制：
其中，为待调制数字信号，/>为频率调制信号。
优选的，所述频率调制信号为3GHz调制信号。
在本发明进一步的实施例中，还提供一种采用上述DDS数字信号生成速率翻倍的方法进行DDS数字信号生成速率翻倍的***，其特征在于，所述***用于与四开关结构DAC模块相连，包括：数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元；
所述数字信号发生单元用于产生数字信号，所述数字信号发生单元的第一输出端与所述插值滤波器单元的输入端连接，以在双沿模式下向所述插值滤波器单元输出其产生的数字信号；
所述插值滤波器单元能够对其接收到的数字信号进行插值滤波处理、实现所述数字信号的速率倍速转换，得到待调制的数字信号；并且所述插值滤波器单元的输出端与所述信号合成单元的第一输入端相连，以输出所述待调制的数字信号至所述信号合成单元；
所述调制信号生成单元的输出端与所述信号合成单元的第二输入端相连，用于生成频率调制信号，并输出所述待调制的数字信号至所述信号合成单元；
所述信号合成单元用于接收所述待调制的数字信号以及所述频率调制信号，并利用所述频率调制信号对所述待调制的数字信号进行频率调制，以扩充所述待调制信号的频域，并将调制后的数字信号输出至所述四开关结构DAC模块；
所述数字信号发生单元的第二输出端与所述四开关结构DAC模块的输入端相连，以在单沿模式下向所述DAC模块输出其产生的数字信号。
优选的，所述数字信号发生单元采用八路并行结构，其中，每路数据速率为750M。
优选的，所述插值滤波器单元为n阶半带滤波器。
优选的，所述半带滤波器的第一奈奎斯特带宽内归一化通带截止频率为0.3。
在本发明进一步的实施例中还提供一种芯片，该芯片中包括上述用于实现DAC数据速率翻倍的***。
与现有技术相比，本发明的有益效果：
1、本发明所设计的***(DDS结构)包括单双沿两种工作模式，当***工作在单沿模式时，数字信号发生单元产生的数字信号直接输出至四开关结构DAC模块，以满足四开关结构DAC模块单沿模式的要求；而当***工作在双沿模式时，通过对数字信号发生单元产生数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，扩充频率调制后的数字信号的频域，最后输出调制后的信号至DAC模块，从而能够实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本发明所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。
2、本发明中数字信号生成单元采用的8路并行结构，每路速率750M，加上插值滤波器以生成12GSPS数字信号的方案能够节约大量硬件资源。
3、本发明所采用的3GHz调制方案利于12GHz采样时钟下的数据处理。
附图说明：
图1为本发明示例性实施例的四开关结构DAC。
图2为本发明示例性实施例的四开关结构DAC时序图。
图3示出了本发明示例性实施例的用于匹配四开关结构DAC的DDS数字信号生成速率翻倍的***原理框图。
图4示出了本发明示例性实施例的用于匹配四开关结构DAC的DDS数字信号生成速率翻倍的***双沿模式下电路结构原理图。
图5示出了本发明示例性实施例的用于匹配四开关结构DAC的DDS数字信号生成速率翻倍的***中调制信号生成单元(双沿模式)频率调制信号生成图。
图6示出了本发明示例性实施例的用于匹配四开关结构DAC的DDS数字信号生成速率翻倍的***双沿模式频谱搬移示意图。
具体实施方式
下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。
实施例1
图3示出了本发明示例性实施例的DDS数字信号生成速率翻倍的***，所述***用于与四开关结构DAC模块相连，包括：数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元。如图3所示，数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元即为本发明所设计的能够匹配于DAC模块单双沿工作模式的DDS结构。
具体的，所述数字信号发生单元用于产生数字信号，当本***工作在双沿模式下时，所述数字信号发生单元通过其第一输出端向所述插值滤波器单元输出其产生的数字信号；所述插值滤波器单元能够对其接收到的数字信号进行插值滤波处理、实现所述数字信号的速率倍速转换，得到待调制的数字信号；并且所述插值滤波器单元的输出端与所述信号合成单元的第一输入端相连，以输出所述待调制的数字信号至所述信号合成单元；所述调制信号生成单元的输出端与所述信号合成单元的第二输入端相连，用于生成频率调制信号，并输出所述待调制的数字信号至所述信号合成单元；由所述信号合成单元、接收所述待调制的数字信号以及所述频率调制信号，并利用所述频率调制信号对所述待调制的数字信号进行频率调制，以扩充所述待调制信号的频域，并将调制后的数字信号输出至所述四开关结构DAC模块；当本***工作在单沿模式下时，所述数字信号发生单元则会通过其第二输出端向所述四开关结构DAC模块的输入端直接输出其产生的数字信号。其中，数字信号发生单元在两种模式下输出的信号完全相同，其信号从第一输出端口或第二输出端口输出取决于外部控制信号选择的双沿或单沿工作模式。
以满足四开关DAC6GHz时钟要求为例，为了应对DAC双沿工作模式12GSPS这种情况，我们在6G的***时钟下，我们所做的DDS结构也要能够产生12GSPS的数据速率。因此本发明所设计的DDS结构中数字信号发生单元采用八路并行结构(8路并行的线性分时内插结构)，每路数据速率为750MSPS，并且在数字信号发生单元八路并行结构第一输出端输出的数字信号后加上插值滤波处理的方法，实现6GSPS到12GSPS的速率倍速转换，从而使得数字信号发生单元能够适应于DAC的两种工作模式输出速率为6GSPS的数字信号。由此，DDS中的数字信号发生单元采用八路并行结构，其中，每路数据速率为750M。并且本发明的DDS结构的数字信号发生单元存在2种工作模式：模式1(单沿模式)和模式2(双沿模式)均工作在750MHz频率下，由于模式1只有产生8路相位不同的数据，输出频率范围是0～2.4GHz；最后能够合成6GSPS的数据速率直接输出至DAC；模式2输出至内插滤波器，通过内插滤波器产生16路相位不同的数据，因此最后可以合成的数据速率可以达到12GSPS。这样模式1和模式2的数据速率均能够满足单双沿模式的设计需求。
实际上，为了实现12GSPS的目标，如果将数字信号发生单元中的分时内插结构改为8路并行结构、每路具有1.5GSPS的数据速率也可以实现12GSPS，但在65nm工艺下无法完成如此大逻辑资源的时序收敛，而如果采用16路并行结构，每路750MSPS，虽然可以达到时序的收敛，面积又会提高一倍左右，这对于面积又是很大的挑战，会消耗更多的硬件资源，因此本方案为实现双沿模式下6GSPS到12GSPS的转换，采用了一个八路并行结构加上插值滤波处理的方法，实现6GSPS到12GSPS的速率倍速转换。
进一步的，本发明DDS结构用于匹配四开关结构DAC双沿模式生成数据速率翻倍的调制方法，包括：对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到调制后的数字信号输出至DAC模块，以实现四开关结构DAC模块在双沿模式下的数据转换速率翻倍。调制电路图如图4所示，首先利用2倍内插半带滤波器(插值滤波单元)对数字信号发生单元第一输出端输出的第一组数字信号进行插值滤波处理，产生16路不同相位输出的数据，内插滤波器的能够使数字信号的数据量翻倍，但并不能使输出的数字信号的频率范围增加，其中，所述插值滤波器单元输出待调制的数字信号的输出频率由滤波器的截止频率决定。在本实施例中，所采用的n阶半带滤波器(n＝61)的第一奈奎斯特带宽内归一化通带截止频率为0.3，这样基带信号的输出频率最高位6*0.3＝1.8GHz，因此插值滤波单元输出的待调制数字信号频率为6*0.3＝1.8GHz，但是根据奈奎斯特采样率，理论上12G的数据速率，可以产生0-6GHz的信号，但实际上后端四开关结构DAC需求的频率范围主要在0-4.8GHz，要求在该范围的信号精度必须非常高。因此，需要实现1.8GHz到0-4.8GHz信号的转换，本实施例中，我们利用调制信号生成单元生成3GHz的调制信号进行频率调制(频谱搬移)来实现0～4.8GHz的频率信号输出。
具体的，针对模式2(双沿模式)下的信号输出，分为三部分。第一部分是正常输出0-1.8GHz的信号，第二部分输出1.8-3GHz信号，第三部分输出3-4.8GHz信号。频谱搬移的示意图如图5、图6所示。在图5中，3种数据形式经过3选1数据选择器输出。频谱搬移的公式如下所示：
当w2＝0时，模式2输出即双沿模式下0～1.8GHz范围内的频率信号；当w2＝-3GHz时(形式上的表示方式)，w1只需产生1.2GHz～0Hz，这样就可以产生3GHz～1.8GHz的频率信号；而当w2＝3GHz时，这样可以产生3GHz～4.8GHz的频率信号。
在等效时钟频率12GHz条件下，NCO(调制信号生成单元)产生两路频率为3GHz的正交时域信号，3GHz对于12G采样率中正余弦函数的点就是1，0，-1，0以及0，1，0，-1那么公式中的复数乘法就可以变成直接乘这些0，-1，以及1就行了。即频率调制信号两路正交波形周期内含有4个采样点，这样同向支路值依次为1，0，-1，0周期循环，正交支路输出的值依次为0，1，0，-1周期循环，利于数据处理。因此整个频率搬移工作只需要加减操作即可完成。由此我们就可以利用一个半带滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。

Claims (7)

1.一种DDS数字信号生成速率翻倍的***，其特征在于，
所述***用于与四开关结构DAC模块相连，包括：数字信号发生单元、插值滤波器单元、调制信号生成单元、信号合成单元；
所述数字信号发生单元用于产生数字信号，所述数字信号发生单元的第一输出端与所述插值滤波器单元的输入端连接，以在双沿模式下向所述插值滤波器单元输出其产生的数字信号；
所述插值滤波器单元能够对其接收到的数字信号进行插值滤波处理、实现所述数字信号的速率倍速转换，得到待调制的数字信号；并且所述插值滤波器单元的输出端与所述信号合成单元的第一输入端相连，以输出所述待调制的数字信号至所述信号合成单元；
所述调制信号生成单元的输出端与所述信号合成单元的第二输入端相连，用于生成频率调制信号，并输出所述待调制的数字信号至所述信号合成单元；
所述信号合成单元用于接收所述待调制的数字信号以及所述频率调制信号，并利用所述频率调制信号对所述待调制的数字信号进行频率调制，以扩充所述待调制信号的频域，并将调制后的数字信号输出至所述四开关结构DAC模块；
所述数字信号发生单元的第二输出端与所述四开关结构DAC模块的输入端相连，以在单沿模式下向所述DAC模块输出其产生的数字信号；
所述***采用以下方法进行DDS数字信号生成速率翻倍，包括：
对数字信号发生单元产生的一组数字信号进行插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；
采用频率调制信号对所述待调制数字信号进行频率调制，得到调制后的数字信号输出至DAC模块，以实现所述DAC模块在双沿模式下的数据转换速率翻倍，其中，所述DAC模块为四开关结构。
2.如权利要求1所述的***，其特征在于，所述频率调制依照以下公式进行调制：
其中，为待调制数字信号，/>为频率调制信号。
3.如权利要求2所述的***，其特征在于，所述频率调制信号为3GHz调制信号。
4.如权利要求1所述的***，其特征在于，所述数字信号发生单元采用八路并行结构，其中，每路数据速率为750M。
5.如权利要求4所述的***，其特征在于，所述插值滤波器单元为n阶半带滤波器。
6.如权利要求5所述的***，其特征在于，所述半带滤波器的第一奈奎斯特带宽内归一化通带截止频率为0.3。
7.一种芯片，其特征在于，包括如权利要求1-6任一所述的DDS数字信号生成速率翻倍的***。
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