CN112310051A - 散热结构和堆叠结构 - Google Patents

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Abstract

本发明描述了形成在三维芯片结构的功能或非功能区域中的散热结构。这些散热结构被配置为将在三维芯片结构内产生的热量传递至三维芯片结构上或外部的指定区域。例如，三维芯片结构可以包括垂直堆叠在衬底上的多个芯片、介于多个芯片中的第一芯片和第二芯片之间的第一钝化层以及嵌入第一钝化层中并且配置为允许导电结构穿过的散热层。本发明还涉及堆叠结构。

Description

散热结构和堆叠结构
技术领域
本发明的实施例涉及散热结构和堆叠结构。
背景技术
与其二维对应物相比，具有增加的芯片密度的集成芯片结构上的三维***可能具有较高的热密度和较差的散热性能。集成芯片结构上的三维***中增加的热密度可能会导致电迁移和可靠性问题。
发明内容
本发明的一些实施例提供了一种堆叠结构，包括：多个芯片，垂直堆叠在衬底上；第一钝化层，介于所述多个芯片中的第一芯片和第二芯片之间；以及散热层，嵌入在所述第一钝化层中，其中，所述散热层配置为允许导电结构穿过。
本发明的另一些实施例提供了一种散热结构，包括：多个垂直堆叠的芯片，通过相应的钝化层接合在一起；第一散热层，嵌入在第一钝化层中并且被配置为允许导电结构穿过；第二散热层，嵌入在第二钝化层中，并且包括设置在第二散热带阵列上的第一散热带阵列；以及第三散热层，设置在所述垂直堆叠的芯片中的一个的金属化层中。
本发明的又一些实施例提供了一种堆叠结构，包括：第一芯片、第二芯片和第三芯片，垂直堆叠在衬底上，其中，所述第二芯片介于所述第一芯片和第三芯片之间；第一散热层，嵌入设置在所述第一芯片和第二芯片之间的钝化层中，其中，所述第一散热层包括散热带的堆叠层；以及第二散热层，集成在所述第三芯片中，并且配置为允许所述第三芯片的导电结构穿过。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的惯例，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的具有散热网络的堆叠器件的截面图。
图2A和图2B是根据一些实施例的具有开口的相应散热层的平面图。
图3是根据一些实施例的具有堆叠的散热带的散热层的等轴视图。
图4是根据一些实施例的具有散热网络的堆叠器件的截面图。
图5是根据一些实施例的具有散热网络的堆叠器件的截面中的散热路径。
图6是根据一些实施例的描述具有散热网络的堆叠器件的形成的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的间隔相对描述符可以同样地作出相应的解释。
如本文所用，术语“标称”是指在产品或工艺的设计阶段设置的，用于组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值范围。值的范围可能归因于制造工艺或公差的轻微变化。
如本文所用的术语“垂直”是指标称垂直于衬底的表面。
在一些实施例中，术语“约”和“基本上”可以指示给定量的值，该值在该值的5％之内变化(例如，该值的±±％、±、％、±、％、±、％、±、％)。
集成芯片上的三维(3D)***(“3D SoIC”)结构是非整体式垂直结构，包括彼此垂直堆叠的至少两个芯片。可以在3D SoIC结构中堆叠实施不同功能的不同类型的芯片。例如，3D SoIC结构可以包括逻辑芯片、存储芯片、射频(RF)芯片等。作为实例而非限制，逻辑芯片可以包括中央处理单元(CPU)，并且存储器芯片可以包括静态存取存储器(SRAM)阵列、动态随机存取存储器(DRAM)阵列、磁阻式随机存取存储器(MRAM)阵列、电阻式随机存取存储器(RRAM)阵列或其他类型的存储器阵列。在3D SoIC结构中，可以通过导电结构将堆叠件中的芯片电和机械耦接在一起，导电结构诸如微凸块结构、硅通孔(TSV)结构、氧化物通孔(TOV)结构、不同类型的接合结构(例如，均质或混合结构)等。上述导电结构可以例如比在2D SoIC结构中使用的互连结构更短，在2D SoIC结构中，两个或更多芯片横向地布置而不是垂直地布置。因此，与其2D对应物相比，3D SoIC结构更快、更致密，并且具有增强的功能。此外，与2D SoIC结构相比，3D SoIC结构具有更小的占位面积(例如，更紧凑)。
由于3D SoIC结构具有增加的芯片密度和减小的占位面积，因此与2D SoIC结构相比，它们每单位面积的热量密度也更高，并且因此更容易出现散热问题。3D SoIC结构中增加的热密度可能会导致例如电迁移，这会增加芯片内导电结构的电阻，降低芯片的性能，并且缩短3D SoIC结构的寿命。可靠性问题也来自于3D SoIC堆叠件中的芯片在运行期间产生的不同热量；因此，某些区域的温度要高于3D SoIC结构的其他区域。该温度梯度会在3DSoIC结构内引起热机械应力，并且导致芯片中出现断裂层。
为了解决以上缺点，本文描述的实施例针对在3D SoIC结构的功能和/或非功能区域中形成的散热结构。这些散热结构将3D SoIC结构内产生的热量有效地传递至3D SoIC结构上或3D SoIC结构外部的指定区域。在一些实施例中，散热结构可以包括(i)在3D SoIC结构中的芯片内横向延伸的散热层，(ii)在3D SoIC结构的芯片的金属化层内设置的垂直或横向导热结构，(iii)在3D SoIC结构中的两个或更多芯片之间设置的垂直导热结构，和/或(iv)它们的组合。在一些实施例中，散热层可包括嵌入在介电材料中的多于一层，诸如钝化层。散热层可以包括热导率大于约1W/mK的材料，诸如金属或金属合金。此外，散热结构可以配置为将热量从3D SoIC结构的不同区域(例如，芯片之间或芯片内)传递至指定的散热位置，诸如设置在3D SoIC结构上或3D SoIC结构外部的散热器。
图1是根据一些实施例的堆叠器件100的截面图。作为实例而非限制，堆叠器件100是3D SoIC结构。作为实例而非限制，堆叠器件100可以包括多个芯片的三个，它们彼此垂直堆叠(例如，垂直地)。在图1的实例中，堆叠器件100包括芯片102、芯片104和芯片106。芯片102、104和106中的每个或全部可以是中央处理单元(CPU)、图形处理单元、存储器、专用集成电路(ASIC)或任何其他类型的处理器件。在一些实施例中，芯片102、104和106彼此不同。例如，芯片102、104和106可以被配置为实施用于堆叠器件100的不同功能。在一些实施例中，芯片102、104和106被配置为实施相同的功能。堆叠器件100还包括载体衬底108，其为堆叠器件100提供结构支撑。
在一些实施例中，芯片102、104和106形成在单独的衬底上，并且随后被机械和电接合在一起以形成堆叠器件100。例如，芯片102形成在衬底110上，芯片104形成在衬底112上，并且芯片106形成在衬底114上。根据一些实施例，衬底110、112和114中的每一个可以是块状半导体晶圆(例如，硅晶圆)或绝缘体上半导体晶圆(例如，绝缘体上硅，SOI)。例如，衬底110和112可以是SOI晶圆，并且衬底114可以是硅晶圆。在一些实施例中，衬底110、112和114可以包括(i)硅，(ii)化合物半导体，诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)、硅锗(SiGe)，(iii)合金半导体，包括：磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或磷砷化镓铟(GaInAsP)，或(iv)它们的组合。
在一些实施例中，在将芯片102、104和106接合在一起之前，减薄衬底110、112和114(例如，机械研磨和抛光)，以减小堆叠器件100的高度并且促进电连接堆叠器件100内的芯片的导电结构的形成。在一些实施例中，在将芯片102、104和106接合在一起之前，不减薄衬底110、112和114。作为实例而非限制，芯片102、104和106基于对准标记(未示出)对准，并且随后接合至接合层(钝化层)和将芯片机械地固定并且电连接在一起的结构。接合层可以包括例如具有等离子体处理或化学处理的表面的钝化层以及具有混合接合结构(例如，镶嵌在介电材料中的相邻表面上的金属结构)的接合结构。
在图1的实例中，堆叠器件100中的芯片102和104具有相同的垂直定向，而芯片106被上下颠倒地定向(例如，相对于芯片102和104成180°定向)。每个芯片的定向不是限制性的，并且不同的定向是可能的。这些其他定向在本发明的精神和范围内。
在一些实施例中，每个芯片102、104和106包括一个或多个多层金属化层。例如，芯片102包括多层金属化层116，芯片104包括多层金属化层118，并且芯片106包括多层金属化层120。作为实例而非限制，这些多层金属化层可以包括线后段制程(BEOL)布线层。多层金属化层116、118和120中的每个可以进一步包括横向和垂直导电结构122和124的网络(图1和随后的附图中的为灰色阴影)，其在每个芯片上传播电信号。每个多层金属化层中的横向和垂直导电结构122和124嵌入在介电层126中。在一些实施例中，介电层126是低k电介质(例如，介电常数低于3.9)或电介质的堆叠件，诸如低k电介质和其他电介质：(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；(ii)低k电介质(例如，碳掺杂的氧化硅)和具有氧掺杂的碳化硅；(iii)低k电介质(例如，碳掺杂的氧化硅)与氮化硅；(iv)低k电介质(例如，碳掺杂的氧化硅)与氧化硅。作为实例而非限制，介电层126可以通过高密度化学汽相沉积(HDCVD)工艺、等离子体增强化学汽相沉积工艺(PECVD)、等离子体增强原子层沉积工艺(PEALD)或任何其他合适的沉积方法来沉积。
在一些实施例中，为简单起见，芯片102、104和106包括图1中未示出的附加元件或组件。作为实例而非限制，为简单起见，芯片102、104和106可包括图1中未示出的半导体器件(例如，晶体管)、电容器、电阻器或存储器结构。
在一些实施例中，层间电介质128设置在芯片的多层金属化层和芯片的衬底之间。作为实例而非限制，层间电介质128可为形成在芯片衬底上或附近的组件提供电隔离，诸如半导体器件(例如，晶体管)、电容器、电阻器(为简单起见在图1中未示出)。在一些实施例中，层间电介质128包括垂直导电结构130的网络(图1和后面的附图中为灰色阴影)，诸如将上述半导体器件、电容器和电阻器电连接至相应的导电多层金属化层的中段制程(MOL)布线接触件。
在一些实施例中，图1的堆叠器件100中的芯片经由钝化层132机械地接合在一起。因此，钝化层132可以形成在芯片的多层金属化层的顶面上和/或在芯片衬底的与多层金属化层相对的表面上。例如，当两个芯片堆叠在一起时，第一芯片的钝化层附接至并且机械地接合至第二芯片的钝化层。因此，在两个接合的钝化层之间形成由虚线表示的界面134。作为实例而非限制，附接至芯片102和106的芯片104具有两个钝化层132(一个在多层金属化层118上，并且另一个在衬底112上)。类似地，附接至芯片104和载体衬底108的芯片102也具有两个钝化层132。因为芯片106仅附接至芯片104，所以它包括设置在其多层金属化层120的顶面上的单个钝化层132。
在一些实施例中，钝化层132包括可以生长在芯片衬底的暴露表面上或芯片的多层金属化层上的介电层，诸如氧化硅、氮氧化硅或碳化硅。
在一些实施例中，堆叠器件100通过一系列球栅格阵列(BGA)连接件电和机械地耦接至诸如电路板和散热器的外部电子组件。BGA连接件包括例如焊料凸块连接件，如图1所示的焊料凸块连接件136。在一些实施例中，焊料凸块连接件136经由凸块下金属(UBM)结构138(例如，焊盘结构)内部连接至芯片106的多层金属化层120。
根据一些实施例，堆叠器件100还包括由散热层和导热结构组成的散热网络，这些散热层和导热结构在图1和随后的附图中以交叉阴影线图案表示。散热层和导热结构被配置为将芯片102、104和106内产生的热量传递至外部散热器，为简单起见在图1中未示出。在一些实施例中，散热网络的导热结构(在图1和随后的附图中以交叉阴影线表示)在形状和尺寸方面与相应的导电结构(在图1和随后的附图中以灰色阴影表示并且用于在堆叠器件100中传播电信号)类似。在一些实施例中，散热网络的导热结构(在图1和随后的附图中以交叉阴影线表示)和导电结构(在图1和随后的附图中用灰色阴影表示)之间的不同是它们的功能。导热结构用于散热，而导电结构用于电信号传播。例如，用交叉阴影线图案表示的导热TOV和/或TSV 148A与灰色阴影的导电TOV和/或TSV 148B类似，但是具有不同的功能。导热TOV和/或TSV 148A消散热量，而导电TOV和/或TSV 148B传播电信号。
在一些实施例中，散热网络包括连接至：(i)设置在芯片多层金属化层内的多层导热结构(例如，分别设置在多层金属化层118和120中的多层导热结构150和154)，(ii)设置在成对的相邻芯片之间的垂直导热结构(例如，接合结构152)，(iii)设置在两个或更多芯片之间的垂直导热结构(例如，导热TOV和/或TSV 148A)，或(iv)它们的组合的单个或多层散热层。在图1和随后的附图中，用交叉阴影线图案表示堆叠器件100中作为散热网络的一部分的所有导热结构，而在图1和随后的附图中，用于堆叠器件100中的电信号传播的导电结构为灰色阴影。此外，散热网络中的结构与用于电信号传播的导电结构电隔离。
在一些实施例中，术语“导热”是指材料从芯片的一个区域传导和转移热量(例如，允许热量流动)的性质。在一些实施例中，导热材料也是导电材料。因此，散热网络的导热结构与用于电信号传播的导电结构电隔离。能够有效地传导热量(例如，具有足够的热导率)的材料是理想的导热材料。在一些实施例中，可以使用具有大于约1Wm-1K-1(例如，约200Wm- 1K-1)的热导率的材料，诸如金属或金属合金，来形成散热网络的导热结构。
在一些实施例中，散热层可以是嵌入在芯片的钝化层中(例如，在芯片的非功能区域中)的“隔离”层，或者可以将其集成(例如，部分)至芯片的多层金属化层中(例如，在芯片的功能区域中)。如本文所用的术语“隔离”是指不与另一结构(诸如多层金属化层)集成(例如，部分)的结构或层，并且将该结构或层设置在芯片的非功能区域中。作为实例而非限制，图1中所示的散热层140是平行于x-y平面延伸并且嵌入在芯片104的钝化层132中的隔离导热层。在一些实施例中，嵌入在钝化层中的散热层(诸如散热层140)设置在芯片衬底的与芯片的多层金属化层相对的一侧上。另一方面，散热层142是平行于x-y平面并且位于芯片106的多层金属化层120的层中的导热层。换句话说，散热层142可以形成在芯片的功能区域中并且“合并”在多层金属化层120的金属化层中。在一些实施例中，散热层142与多层导热结构154直接接触。然而，如上所述，散热层142和多层导热结构154与多层金属化层120的金属化层电隔离。
散热层140和142可以包括开口，以允许相邻芯片之间和/或芯片内的导电结构横穿散热层而不与散热层物理接触。在一些实施例中，这意味着散热层140和142可以符合芯片的布局，使得散热层不会阻碍从一个芯片延伸至另一芯片或芯片内部的导电结构。例如，参考图1，芯片106的散热层142可以包括开口A，该开口A允许来自多层金属化层120的导电结构穿过它。散热层142可在不同位置处包括如开口A的附加开口，以促进导电结构从多层金属化层120穿过。类似地，散热层140可以包括一个或多个开口B，其允许图1中灰色阴影的相应导电TOV和/或TSV 148B穿过散热层140。在一些实施例中，开口A和B足够大以防止导电结构与周围的散热层物理接触。例如，可以在导电结构周围形成开口A和B，并且根据芯片的布局来布置。
在一些实施例中，由于开口A和B的存在，散热层140和142具有“网格型”外观。作为实例而非限制，图2A和图2B是具有相应开口202的示例性“网格型”散热层200a和200b的平面图，根据一些实施例，相应开口202与图1所示的散热层142和140的开口A和B类似。在一些实施例中，开口202的布置、尺寸、形状和数量可以根据芯片的布局(例如，芯片的元件和结构在x-y平面中的位置、密度以及布置)而变化。根据一些实施例，散热层200a和200b的总表面积等于或大于芯片表面积的50％，以确保散热层的表面积足够大以冷却芯片并且防止过热。在一些实施例中，每个开口202可以具有不同的形状和/或尺寸，以适应芯片的布局并且确保穿过散热层的导电结构不接触散热层。
根据一些实施例，图2A和图2B所示的网格型散热层200a和200b中的开口202用于两个目的：i)允许其他结构(例如，用于电信号传播的导电结构)穿过散热层200a和200b而不与散热层物理接触，和/或ii)在散热层200a和200b的形成期间减轻来自平坦化工艺(例如，化学机械抛光(CMP)工艺)的凹陷。因为开口密度低的区域与开口密度高的区域相比抛光速度更快，所以可能出现凹陷。因此，凹陷会导致整个散热层的厚度不均匀，这会对其散热性能产生不利影响。例如，与散热层200a和200b的更厚区域相比，散热层200a和200b的更薄区域可具有有限的传热能力，非常类似于与具有大横截面的线(例如，粗线)相比，具有小横截面的线(例如，细线)可以具有较高的电阻和较小的载流能力。因此，散热层200a和200b中的厚度不均匀会损害来自芯片的热量的均匀流动并且产生热点。因此，横跨散热层的开口的布局可以使凹陷的影响最小化。因此，在一些实施例中，即使在不需要导电结构穿过的位置处也可以形成开口。
可以定制网格型散热层200a和200b中的开口202的布局、尺寸、形状和数量，以利于芯片中附加结构的形成。当散热层200a和200b与芯片的多层金属化层集成在一起时，如在图1所示的芯片106的散热层142的情况，这可能是有益的。在一些实施例中，网格型散热层的这种设计灵活性允许其与多层金属化层的一个或多个层无缝集成。作为实例而非限制，并且参考图1，可以与多层金属化层120的第一、第二、第三或第n层(例如，顶部金属层)同时形成散热层142。在一些实施例中，可以同时在多层金属化层120内以层的任意组合形成散热层142，以实现等于或大于芯片面积的50％的表面积覆盖率。
在一些实施例中，散热层140和142具有在从约10nm至约1μm的范围内的厚度。更厚的散热层(例如，厚于约1μm)是可能的。然而，更厚的散热层可能需要更厚的钝化层，这增加了制造成本和堆叠器件100的整体高度。因此，更薄的散热层(例如，小于约10nm)也是可能的。然而，更薄的散热层表现出有限的传热能力，这可能对散热工艺造成限制。例如，薄的散热层可能无法以令人满意的速率传递热量。
在一些实施例中，散热层200可以是图1所示的“带型”散热层144。在一些实施例中，“带型”散热层144是通过将沿着第一方向定向的第一散热“带”阵列设置在沿着与第一方向不同的第二方向定向的第二散热“带”阵列上而形成的双层结构。散热带的第一和第二阵列可以由导热结构146分隔开。根据一些实施例，图3是带型散热层144的一部分的等轴视图。如图3所示，带型散热层144包括垂直堆叠(例如，沿z轴)的两个散热带阵列。例如，散热带144A的阵列沿x轴定向，并且设置在散热带144B的阵列上，散热带144B分别沿y轴定向。在一些实施例中，散热带144A和144B定向为使得在它们相应的取向之间形成角度θ。在一些实施例中，角度θ可以在约0°和约180°之间(例如，约10°、约25°、约45°、约60°、约75°、约90°)。作为实例而非限制，图1和图3中的角度θ为约90°。
散热带144A和144B由导热结构146垂直地分隔开。导热结构146允许芯片102(例如，图1所示)产生的热量在散热带144A和144B之间以及在带型散热层144内流动。图3所示的导热结构146的数量、尺寸、间距和形状没有限制。因此，具有不同的间距、形状和尺寸的更少或附加的导热结构146是可能的。在一些实施例中，散热带144A和144B可以形成为使得不需要导热结构146。例如，散热带144A可以直接形成在散热带144B上而没有垂直间隔，如图4所示。在一些实施例中，带型散热层144中的散热带144A和144B之间的间隔在从0至约500nm的范围内(例如，约0nm、约50nm、约150nm、约300nm、约450nm、约500nm)。
参考图3，散热带144A和144B具有可以在从约10nm至约1μm的范围内(例如，从约10nm至约100nm、从约50nm至约200nm、从约100nm至约500nm、从约400nm至约800nm、从约700nm至约1μm)的相应厚度144At和144Bt以及在从约30nm至约3μm的范围内的相应宽度144Aw和144Bw。此外，散热带144A和144B具有相应的间距144Ap和144Bp，其中每个间距144Ap和144Bp可以在从约100nm至约10μm的范围内。在一些实施例中，芯片的布局、散热带的宽度、平坦化工艺限制凹陷的能力以及所得的散热层144的所需覆盖区(例如，总面积)是确定间距144Ap和144Bp的值的影响因素。在一些实施例中，要求散热层144覆盖等于或大于芯片102的总面积的约50％的面积。更厚或更宽的散热带(例如，厚于约1μm且宽于约3μm)是可能的。然而，更厚和更宽的散热带需要更厚的钝化层，这增加了制造成本和堆叠器件100的整体高度。此外，如上所述，更宽的散热带减小了散热带之间的间距并且可能导致凹陷。因此，更薄或更窄的散热带(例如，薄于10nm且窄于30nm)也是可能的。然而，更薄和更窄的散热带表现出有限的传热能力，这会限制如上所述的散热工艺。
在一些实施例中，散热层144可包括散热带的附加阵列(例如，层)，每隔一组的散热带具有相同的定向。在可选实施例中，散热层144可包括散热带的附加阵列(例如，层)，其中，每隔一组的散热带具有不同的定向。然而，这种布置(例如，多层带型布置)将增加制造成本和制造复杂性，因为它需要更厚的钝化层以及额外的光刻和金属化操作。另外，多层带型布置将增加堆叠器件100的高度。
在一些实施例中，堆叠器件100可包括两种类型的散热层；例如，网格型和带型散热层。在一些实施例中，在需要具有复杂形状和尺寸的开口的散热层的情况下，由于网格型散热层的制造复杂性，与网格型相比，带型散热层可能是优选的。在其他实施例中，网格型散热层可能优于带型散热层。在一些实施例中，在单个芯片层内，网格型和带型散热层的组合是可能的。例如，芯片的第一部分可以由网格型散热层覆盖，并且芯片的第二部分可以由带型热钝化层覆盖。
在一些实施例中，散热层140、142、144和200a/b包括热导率大于约1Wm-1K-1的材料。作为实例而非限制，散热层140、142、144和200a/b可以包括钴、钛，钨、铜、铝、钽、氮化钛、氮化钽、金、银、其他金属、金属合金或它们的组合。作为实例而非限制，集成至多层金属化层120的散热层142可以比嵌入在钝化层132中的散热层140和144薄。
在一些实施例中，嵌入在钝化层中的散热层(例如，散热层140和144)放置在距最近的衬底约0.05μm和约20μm之间(例如，在约0.05μm和约0.8μm之间、在约0.5μm和约4μm之间、在约2μm和约10μm之间、在约7μm和约14μm之间、在约10μm和约17μm之间、在约16μm和约20μm之间)。例如，散热层144可放置在距衬底110约0.05μm和约20μm之间，并且散热层140可放置在距衬底112约0.05μm和约20μm之间。这是因为散热层140和144是导电的，并且如果它们太靠近衬底(例如，小于约0.05μm)放置，它们可能成为芯片上半导体器件(例如，晶体管)的泄漏路径。另一方面，如果它们太远离衬底(例如，距离大于约20μm)放置，散热层将无法“捕获”芯片产生的热量。例如，芯片产生的热量将被设置在芯片衬底和散热层之间的钝化层屏蔽。
嵌入钝化层中的散热层，诸如散热层140和144，可以通过首先在钝化层中形成开口，并且然后用导电材料填充开口来形成，导电材料诸如钴、钛、钨、铜、铝、钽、氮化钛、氮化钽、金、银、其他金属、金属合金或它们的组合。可以通过光刻和蚀刻操作的组合来形成钝化层中的开口。在光刻和蚀刻操作期间，蚀刻部分钝化层以在钝化层中形成开口。在沉积导电材料之后，平坦化工艺(例如，化学机械平坦化(CMP)工艺)从钝化层的顶面抛光(例如，去除)多余的导电材料，使得散热层中的抛光导电材料的顶面与钝化层的顶面基本共面。该操作完成了至少一个散热层(例如，散热层140或散热带144B)的形成。然后将附加的钝化材料沉积在散热层上，使得形成的散热层嵌入在钝化层中。
如果需要第二散热层(如散热层144的情况下)，则在钝化层中形成垂直开口以暴露散热带144B的部分，并且导热材料沉积在开口中以形成导热结构146。可以使用CMP工艺从钝化层的顶面去除多余的导热材料，使得导热结构146中的抛光导热材料的顶面与钝化层的顶面基本共面。可以在导热结构146上沉积附加的钝化材料。随后，可以使用光刻和蚀刻操作在沉积的钝化材料中形成开口。换句话说，图案化沉积的钝化层，从而可以形成散热带144A。沉积的钝化层中的开口也暴露每个导热结构146的顶面。导电材料(例如，钴、钛、钨、铜、铝、钽、氮化钛、氮化钽、金、银、其他金属、金属合金或它们的组合)沉积在开口中，并且CMP工艺从钝化层的顶面抛光(例如，去除)多余的导电材料，使得散热层中的抛光导电材料的顶面与钝化层的顶面基本共面。CMP操作完成了散热带144A的形成。然后，将附加的钝化材料沉积在散热层上，使得散热带144A变成嵌入在钝化层中。
应该注意，散热带144A和144B的上述形成顺序没有限制，并且可以例如首先形成散热带144A，并且其次形成散热带144B来进行修改，这取决于散热层144利用芯片102形成还是形成在衬底108上。例如，如果散热层144形成在衬底108上，并且随后将衬底108和散热层144附接至芯片102，则可以首先形成散热带144B，其次可以形成散热带144A。如果要利用芯片102形成散热层144，则可以将芯片102上下颠倒(例如，一旦形成芯片102的多层金属化层116)，使得可以以相反的顺序在衬底108的背面上形成散热层144，例如，使用上述的光刻、蚀刻和沉积操作首先形成散热带144A，随后形成散热带144B。
上面描述的用于形成散热层144和140的操作不是限制性的，并且可以使用替代操作或“集成方案”来形成散热层144和140。这些替代操作或集成方案在本发明的精神和范围内。
在一些实施例中，散热层140、142和144捕获由相应芯片102、104和106产生的热量，并且然后通过“专用”导热结构将其垂直(例如，沿z轴)“引导”至中心位置(例如，散热器)，诸如多层金属化层中的导热结构、TOV、TSV、接合结构或它们的组合。在一些实施例中，连接至散热层140、142和144的专用导热结构(例如，在图1中以交叉阴影线图案表示)不是堆叠器件100的电信号分配网络的一部分。换句话说，连接至散热层140、142和144的专用导热结构不承载电流，并且它们与堆叠器件100的载流结构(图1中的灰色阴影)“隔离”。
在一些实施例中，用于热布线的导热结构在形状和尺寸上与在整个堆叠器件100中使用的导电结构类似。两种类型的结构之间的差异在于它们的功能。例如，导热结构(在图1中以交叉阴影线图案表示)“承载”热量，而导电结构(在图1中的灰色阴影)“承载”电流。在一些实施例中，导热TOV和/或TSV 148A将热量从散热层144和140传递至多层导热结构150和154。在一些实施例中，导热TOV和/或TSV 148A将形成在芯片的非功能区域中的两个或更多散热层(如散热层144和140)与形成在芯片的功能区域中的多层导热结构(如多层导热结构150)“热连接”。在一些实施例中，与多层金属化层118和120相似，多层导热结构150和154包括横向和垂直导热结构的网络，而多层金属化层118和120则包括横向和垂直导电结构的网络。图1所示的多层导热结构150和154的层数和布局没有限制，并且可以基于芯片设计和散热要求来定制。例如，可以在靠近热点的位置中形成多层导热结构150和154，以进行有效的散热。在一些实施例中，多层导热结构150将从芯片102和104产生的热量朝向导热接合结构152传播。在一些实施例中，导热接合结构152包括混合接合结构，例如，钝化层之间的介电至介电接合结构以及导热结构150和散热层142之间的金属至金属接合结构的组合。导热接合结构152镶嵌在相邻芯片的钝化层中，并且当芯片接合在一起时在界面134处形成连接点。在一些实施例中，导热接合结构152在多层导热结构(如多层导热结构150)与散热层142之间形成热连接。形成在芯片的功能区域中的散热层(如散热层142)可以连接至多层导热结构(诸如多层导热结构154)，其随后可将热量从散热层142传递至焊料凸块连接件136。
在一些实施例中，导热结构可以包括热导率高于约1Wm-1K-1的导电材料。作为实例而非限制，图1所示的导热TOV和/或TSV 148A、多层导热结构150、多层导热结构154和导热接合结构152中的每个可包括导热材料，诸如钴、钛、钨、铜、铝、钽、氮化钛、氮化钽、金、银、其他金属、金属合金、一种或多种硅化物或它们的组合。在一些实施例中，堆叠器件100中的导电结构可以被“改变用途”为用作在散热层140、142和144之间传递热量的导热结构。这是有益的，因为将不需要专用导热结构，该专用导热结构需要扩展的掩模修改或使用单独的成型步骤或材料。例如，现有的导电网络可以形成为具有冗余的导电结构，该冗余的导电结构被集成至芯片布局中以用作导热结构。但是，应该注意，如上所述，出于散热目的的“改变用途的”导电结构与用于电信号传播的相邻导电结构电隔离。
图5示出了上述用于堆叠器件100的示例性散热路径500。根据一些实施例，散热路径500不限于图5的表示。而且，可以使用散热层和导热结构的替代组合和置换来将芯片102、104和106中产生的热量传递至堆叠器件100的外部。散热层和导热结构的这些组合在本发明的精神和范围内。在一些实施例中，沿着x-y平面发生散热，并且由芯片102、104和106产生的热量由相应的散热层140、142和144收集，并且通过导热TOV和/或TSV 148A、导热接合结构152以及多层导热结构150和154通过焊料凸块连接件136传递至外部散热器510。
在一些实施例中，散热层140、142和144在堆叠器件100内的位置不限于图1、图4和图5中提供的实例。换句话说，散热层140、142和144可以设置在堆叠器件100内的替代位置中。例如，散热层144可以形成在芯片104和102之间或104和106之间；散热层140可以形成在芯片102和衬底108之间或芯片104和106之间；并且散热层142可以形成在多层金属化层118和/或116中；或它们的任何组合。此外，堆叠器件100可包括在其间具有附加散热层(例如，如散热层140和144)的附加芯片或集成至芯片的相应多层金属化层的散热层(例如，如散热层142)。所有以上组合和置换都在本发明的精神和范围内。
根据一些实施例，图6是描述堆叠器件100的形成的方法600的流程图。可以在方法600的各个操作之间实施其他制造操作，并且仅为了清楚起见可以将其省略。此外，可以代替方法600中的操作而实施可选制造操作。本发明的实施例不限于方法600。将参考图1至图5描述的方法600。
方法600开始于操作610和在衬底上设置第一芯片的工艺，该第一芯片具有连接至第一散热结构的第一散热层。例如，操作610的第一芯片可以与设置在载体衬底108上的芯片102(例如，图1、图4和图5所示)类似。因此，第一散热层和第一散热结构可以分别对应于带型散热层144和导热TOV和/或TSV 148A。在一些实施例中，第一芯片经由钝化层连接至衬底，如介于芯片102和衬底108之间的钝化层132。可以使用先前描述的制造操作在芯片102的衬底110附近和钝化层132内形成带型散热层144。
参考图6，方法600继续操作620并且在第一芯片上设置具有第二散热层和第二散热结构的第二芯片的工艺，其中，第一散热结构将第一散热层连接至第二散热层和第二散热结构。根据一些实施例，操作620的第二芯片可以与图1、图4和图5所示的芯片104类似。类似地，第二散热层可以对应于散热层140，并且第二散热结构可以对应于多层导热结构150。如图1、图4和图5所示，导热TOV和/或TSV 148A将带型散热层144连接至散热层140和多层导热结构150。在一些实施例中，多层导热结构150经由散布在整个芯片102中的导热TOV和/或TSV 148A的阵列连接至带型散热层144。
在一些实施例中，导热TOV和/或TSV 148A可以部分地形成在芯片102内并且部分地形成在芯片104内。因此，当芯片104设置在芯片102上时，两个芯片中的导热TOV和/或TSV148A的相应部分对准以形成连续的热连接。此外，如上所述，散热层140的特征在于开口(诸如开口B)布置在负责电信号传播的导电结构(例如，导电TOV和/或TSV 148B)穿过的区域中。
参考图6，方法600继续操作630并且在第二芯片上设置第三芯片的工艺，该第三芯片具有连接至第三散热结构的第三散热层，其中，第三散热层经由散热接合结构连接至第二散热结构。在一些实施例中，操作630的第三芯片可以与图1、图4和图5所示的芯片106类似。因此，第三散热层可以对应于散热层142，第三散热结构可以对应于多层导热结构154，并且散热接合结构可以对应于导热接合结构152。
在一些实施例中，当芯片106设置在芯片104上时，芯片106相对于芯片102和104成180°定向。换句话说，在将芯片106放置在芯片104上之前，可以在芯片106的BEOL金属化层的顶部上形成散热层142。因此，如图1、图4和图5所示，散热层142看起来更靠近芯片104。
参考图6，方法600继续操作640以及将散热器设置在第三芯片上以将散热器连接至第三散热结构的工艺。在一些实施例中，操作640的散热器可以与图5所示的散热器510类似。根据一些实施例，散热器510经由焊料凸块连接件136连接至多层导热结构154并且连接至堆叠器件100的所有散热层，如图5所示。
本文描述的实施例针对形成在3D SoIC结构的功能或非功能区域中的散热结构。这些散热结构被配置为有效地将在3D SoIC结构内产生的热量传递至3D SoIC结构上或3DSoIC结构外部的指定区域。在一些实施例中，散热结构可以包括(i)在3D SoIC结构中的芯片内横向延伸的散热层，(ii)在3D SoIC结构的芯片的金属化层内设置的垂直或横向导热结构，(iii)在3D SoIC结构中的两个或更多芯片之间设置的垂直导热结构，和/或(iv)它们的组合。在一些实施例中，散热层覆盖的面积等于或大于芯片表面积的50％，并且可以包含嵌入在介电材料中的多于一层，诸如多层金属化层的钝化层或介电层。散热层可以包括热导率大于约1Wm-1K-1的材料，诸如金属或金属合金。此外，散热结构可以配置为将热量从3DSoIC结构的不同区域(例如，芯片之间或芯片内部)传递至指定的散热位置，诸如设置在3DSoIC结构上或3D SoIC结构外部的散热器。根据一些实施例，散热层可以具有网格型设计或带型设计，该带型设计在不同的方向上具有垂直堆叠的散热带阵列。
在一些实施例中，结构包括垂直堆叠在衬底上的多个芯片；介于多个芯片中的第一芯片和第二芯片之间的第一钝化层；嵌入在第一钝化层中的散热层，其中，散热层被配置为允许导电结构穿过。
在以上结构中，所述导电结构以行和列布置。在以上结构中，所述多个芯片中的每个芯片包括多层金属化层。在以上结构中，所述散热层的厚度在约
Figure BDA0002449377480000171
和约5μm之间。在以上结构中，所述散热层的面积和所述第一芯片的面积之间的比率等于或大于约0.5。在以上结构中，所述散热层的面积和所述第二芯片的面积之间的比率等于或大于约0.5。在以上结构中，该结构还包括：第二钝化层，包括散热双层结构，所述散热双层结构包括：第一散热带阵列，与第一方向对准；以及第二散热带阵列，设置在所述第一散热带阵列上并且与第二方向对准，其中，所述第一方向和所述第二方向形成角度θ；其中，所述导电结构将嵌入在所述第二钝化层中的所述散热双层结构连接至嵌入在所述第一钝化层中的所述散热层。在以上结构中，所述散热双层结构还包括介于所述第一散热带阵列和所述第二散热带阵列之间的其他导电结构。在以上结构中，由所述第一方向和所述第二方向形成的角度在约0°和约180°之间。
在一些实施例中，结构包括通过相应的钝化层接合在一起的多个垂直堆叠的芯片。该结构还包括嵌入在第一钝化层中的第一散热层，该第一钝化层配置为允许导电结构穿过；以及嵌入在第二钝化层中的第二散热层，其中，第二散热层包括设置在第二散热带阵列上的第一散热带阵列。该结构还包括设置在垂直堆叠的芯片中的一个的金属化层中的第三散热层。
在以上结构中，该结构还包括：散热器，其中，所述导电结构被配置为连接所述第一散热层、所述第二散热层和所述第三散热层，并且将热量从相应的所述第一散热层、所述第二散热层和所述第三散热层传递至所述散热器。在以上结构中，所述导电结构包括硅通孔、氧化物通孔、芯片接合结构，所述一个垂直堆叠的芯片的金属化层的一部分或它们的组合。在以上结构中，所述第一散热层、所述第二散热层和所述第三散热层中的每个包括具有热导率大于约1Wm-1K-1的材料。在以上结构中，所述第一钝化层介于所述一个垂直堆叠的芯片的所述金属化层和第二芯片的衬底之间，并且其中，嵌入在所述第一钝化层中的所述第一散热层设置在距所述第二芯片的所述衬底约0.05μm和约20μm之间。在以上结构中，所述第一散热层、所述第二散热层和所述第三散热层的面积为所述多个垂直堆叠的芯片的至少约50％。在以上结构中，所述导电结构以具有行和列的网格图案布置。在以上结构中，所述第一散热带阵列和所述第二散热带阵列由所述导电结构垂直地分隔开。
在一些实施例中，堆叠结构包括垂直堆叠在衬底上的第一芯片、第二芯片和第三芯片，其中第二芯片介于第一芯片和第二芯片之间。堆叠结构还包括嵌入在设置在第一芯片和第二芯片之间的钝化层中的第一散热层，并且其中第一散热层包括散热带的堆叠层。另外，堆叠结构包括集成在第三芯片中并且被配置为允许第三芯片的导电结构穿过的第二散热层。
在以上堆叠结构中，穿过所述第二散热层的所述导电结构与所述第二散热层电隔离。在以上堆叠结构中，每个散热带层与不同的方向对准。
应当理解，具体实施例方式部分而非本公开的摘要部分旨在用于解释权利要求。本公开的摘要部分可以阐述发明人所设想的本发明的一个或多个但不是所有可能的实施例，并且因此，不旨在以任何方式限制所附权利要求。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的各方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种堆叠结构，包括：
多个芯片，垂直堆叠在衬底上；
第一钝化层，介于所述多个芯片中的第一芯片和第二芯片之间；以及
散热层，嵌入在所述第一钝化层中，其中，所述散热层配置为允许导电结构穿过。
2.根据权利要求1所述的堆叠结构，其中，所述导电结构以行和列布置。
3.根据权利要求1所述的堆叠结构，其中，所述多个芯片中的每个芯片包括多层金属化层。
4.根据权利要求1所述的堆叠结构，其中，所述散热层的厚度在约
Figure FDA0002449377470000011
和约5μm之间。
5.根据权利要求1所述的堆叠结构，其中，所述散热层的面积和所述第一芯片的面积之间的比率等于或大于约0.5。
6.根据权利要求1所述的堆叠结构，其中，所述散热层的面积和所述第二芯片的面积之间的比率等于或大于约0.5。
7.根据权利要求1所述的堆叠结构，还包括：
第二钝化层，包括散热双层结构，所述散热双层结构包括：
第一散热带阵列，与第一方向对准；以及
第二散热带阵列，设置在所述第一散热带阵列上并且与第二方向对准，其中，所述第一方向和所述第二方向形成角度θ；
其中，所述导电结构将嵌入在所述第二钝化层中的所述散热双层结构连接至嵌入在所述第一钝化层中的所述散热层。
8.根据权利要求7所述的堆叠结构，其中，所述散热双层结构还包括介于所述第一散热带阵列和所述第二散热带阵列之间的其他导电结构。
9.一种散热结构，包括：
多个垂直堆叠的芯片，通过相应的钝化层接合在一起；
第一散热层，嵌入在第一钝化层中并且被配置为允许导电结构穿过；
第二散热层，嵌入在第二钝化层中，并且包括设置在第二散热带阵列上的第一散热带阵列；以及
第三散热层，设置在所述垂直堆叠的芯片中的一个的金属化层中。
10.一种堆叠结构，包括：
第一芯片、第二芯片和第三芯片，垂直堆叠在衬底上，其中，所述第二芯片介于所述第一芯片和第三芯片之间；
第一散热层，嵌入设置在所述第一芯片和第二芯片之间的钝化层中，其中，所述第一散热层包括散热带的堆叠层；以及
第二散热层，集成在所述第三芯片中，并且配置为允许所述第三芯片的导电结构穿过。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668371A (zh) * 2020-04-30 2020-09-15 陕西科技大学 化学气相沉积制备基于无铅全无机钙钛矿薄膜的柔性阻变存储器
CN113025288A (zh) * 2021-03-03 2021-06-25 深圳大学 一种高导热率材料在设备热管理中的应用及刹车片
CN116234323A (zh) * 2022-07-01 2023-06-06 北京超弦存储器研究院 三维堆叠芯片和电子设备

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854530B1 (en) 2019-07-31 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures
KR20210059470A (ko) * 2019-11-15 2021-05-25 삼성전자주식회사 반도체 패키지 및 PoP 타입 패키지
US11094662B1 (en) * 2020-02-03 2021-08-17 Nanya Technology Corporation Semiconductor assembly and method of manufacturing the same
US11302608B2 (en) * 2020-06-22 2022-04-12 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11387207B2 (en) * 2020-11-13 2022-07-12 Nanya Technology Corporation Method for fabricating semiconductor device including etching an edge portion of a bonding layer by using an etching mask
US20220384414A1 (en) * 2021-05-28 2022-12-01 Taiwan Semiconductor Manufacturing Company Ltd. Layout design for header cell in 3d integrated circuits
US11640928B2 (en) * 2021-08-26 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dispersion layers for double sided interconnect

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187670A1 (en) * 2009-01-26 2010-07-29 Chuan-Yi Lin On-Chip Heat Spreader
CN102097399A (zh) * 2009-12-10 2011-06-15 英特赛尔美国股份有限公司 芯片层叠和3-d电路的热传导
US20130326873A1 (en) * 2011-03-02 2013-12-12 Siliconware Precision Industries Co., Ltd. Method of fabricating multi-chip stack package structure having inner layer heat-dissipating board
US20150050778A1 (en) * 2012-03-07 2015-02-19 Toray Industries, Inc. Method and apparatus for producing semiconductor device
CN106960835A (zh) * 2016-01-12 2017-07-18 台湾积体电路制造股份有限公司 具有堆叠半导体管芯的半导体器件结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004303A1 (de) * 2006-08-04 2008-02-07 Osram Opto Semiconductors Gmbh Dünnfilm-Halbleiterbauelement und Bauelement-Verbund
US7897431B2 (en) 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
US8502373B2 (en) * 2008-05-05 2013-08-06 Qualcomm Incorporated 3-D integrated circuit lateral heat dissipation
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
JP2011243689A (ja) 2010-05-17 2011-12-01 Panasonic Corp 半導体装置及びその製造方法
US10014282B2 (en) 2012-12-22 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
KR102057210B1 (ko) * 2013-07-05 2020-01-22 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 적층형 반도체 패키지
KR102471159B1 (ko) 2015-10-12 2022-11-25 삼성전자주식회사 이미지 센서 및 그 제조 방법
US9911700B2 (en) * 2016-01-26 2018-03-06 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded packages
US10002857B2 (en) * 2016-04-12 2018-06-19 Qualcomm Incorporated Package on package (PoP) device comprising thermal interface material (TIM) in cavity of an encapsulation layer
JP6737009B2 (ja) 2016-06-30 2020-08-05 株式会社デンソー 半導体装置およびその製造方法
KR102052900B1 (ko) * 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지
US10854530B1 (en) 2019-07-31 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100187670A1 (en) * 2009-01-26 2010-07-29 Chuan-Yi Lin On-Chip Heat Spreader
CN102097399A (zh) * 2009-12-10 2011-06-15 英特赛尔美国股份有限公司 芯片层叠和3-d电路的热传导
US20130326873A1 (en) * 2011-03-02 2013-12-12 Siliconware Precision Industries Co., Ltd. Method of fabricating multi-chip stack package structure having inner layer heat-dissipating board
US20150050778A1 (en) * 2012-03-07 2015-02-19 Toray Industries, Inc. Method and apparatus for producing semiconductor device
CN106960835A (zh) * 2016-01-12 2017-07-18 台湾积体电路制造股份有限公司 具有堆叠半导体管芯的半导体器件结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668371A (zh) * 2020-04-30 2020-09-15 陕西科技大学 化学气相沉积制备基于无铅全无机钙钛矿薄膜的柔性阻变存储器
CN111668371B (zh) * 2020-04-30 2024-01-26 陕西科技大学 化学气相沉积制备基于无铅全无机钙钛矿薄膜的柔性阻变存储器
CN113025288A (zh) * 2021-03-03 2021-06-25 深圳大学 一种高导热率材料在设备热管理中的应用及刹车片
CN116234323A (zh) * 2022-07-01 2023-06-06 北京超弦存储器研究院 三维堆叠芯片和电子设备

Also Published As

Publication number Publication date
TW202121618A (zh) 2021-06-01
US10854530B1 (en) 2020-12-01
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TWI744830B (zh) 2021-11-01
KR102318311B1 (ko) 2021-10-29
US20230253284A1 (en) 2023-08-10
US11670562B2 (en) 2023-06-06
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US12046528B2 (en) 2024-07-23
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US20210082784A1 (en) 2021-03-18

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