CN112309979A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括器件区以及与器件区相邻的隔离区，器件区用于形成器件鳍部；在基底的器件区上形成第一掩膜层，在基底的隔离区上形成第二掩膜层；以第一掩膜层和第二掩膜层为掩膜刻蚀基底，形成初始衬底和顶部鳍部；去除第二掩膜层，去除第二掩膜层后，第一掩膜层作为鳍部掩膜层；以鳍部掩膜层和隔离区的顶部鳍部为掩膜刻蚀初始衬底，形成衬底、凸出于隔离区衬底的伪鳍部、以及位于器件区顶部鳍部和衬底之间的底部鳍部，底部鳍部和顶部鳍部构成器件鳍部。刻蚀初始衬底时还刻蚀隔离区的顶部鳍部，因此伪鳍部的顶部表面低于底部鳍部的顶部表面，实现鳍切，与采用掩膜进行鳍切的方案相比，增大了工艺窗口。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区以及与所述器件区相邻的隔离区，所述器件区用于形成器件鳍部；在所述基底的器件区上形成第一掩膜层，在所述基底的隔离区上形成第二掩膜层；以所述第一掩膜层和第二掩膜层为掩膜，刻蚀部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；形成所述顶部鳍部后，去除所述第二掩膜层，且去除所述第二掩膜层后，所述第一掩膜层作为鳍部掩膜层；以所述鳍部掩膜层和所述隔离区的顶部鳍部为掩膜，刻蚀部分厚度的所述初始衬底，形成衬底、凸出于所述隔离区衬底的伪鳍部、以及位于所述器件区的顶部鳍部和衬底之间的底部鳍部，所述器件区的底部鳍部和顶部鳍部构成器件鳍部。
可选的，形成所述第一掩膜层和第二掩膜层后，所述第二掩膜层的顶部表面低于所述第一掩膜层的顶部表面；所述半导体结构的形成方法还包括：在去除所述第二掩膜层的过程中，还去除部分高度的所述第一掩膜层，剩余的所述第一掩膜层作为所述鳍部掩膜层。
可选的，形成所述第一掩膜层和第二掩膜层的步骤包括：在所述基底上形成核心层；在所述核心层的侧壁形成掩膜侧墙，位于所述器件区的掩膜侧墙用于作为所述第一掩膜层；去除所述隔离区中的部分高度的所述掩膜侧墙，位于所述隔离区的剩余所述掩膜侧墙用于作为所述第二掩膜层；去除部分高度的所述隔离区的掩膜侧墙后，去除所述核心层。
可选的，去除部分高度的所述隔离区的掩膜侧墙的步骤包括：在所述基底上形成遮挡层，所述遮挡层覆盖所述第一掩膜层，并露出位于所述隔离区的掩膜侧墙；以所述遮挡层为掩膜，刻蚀所述隔离区中的部分高度的所述掩膜侧墙；去除所述遮挡层。
可选的，在所述核心层的侧壁形成掩膜侧墙的步骤包括：形成保形覆盖所述核心层和基底的侧墙膜；去除所述基底上以及所述核心层顶部的所述侧墙膜，保留所述核心层的侧壁上的所述侧墙膜作为所述掩膜侧墙。
可选的，采用各向异性刻蚀工艺，去除所述隔离区中的部分高度的所述掩膜侧墙。
可选的，形成所述第一掩膜层和第二掩膜层后，所述第二掩膜层高度为所述第一掩膜层高度的1/4至1/2。
可选的，在所述器件区的基底上形成第一掩膜层的步骤中，所述第一掩膜层的高度为20nm至50nm。
可选的，形成所述顶部鳍部的步骤中，所述顶部鳍部的高度大于或等于所述器件鳍部的有效高度。
可选的，所述顶部鳍部的高度为所述器件鳍部的有效高度的1倍至1.5倍。
可选的，采用各向异性刻蚀工艺，去除所述第二掩膜层和部分高度的所述第一掩膜层。
可选的，所述各向异性刻蚀工艺为各向异性干法刻蚀工艺。
可选的，所述第一掩膜层和第二掩膜层中任一个的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
可选的，所述核心层的材料为无定型硅或无定型碳。
可选的，形成所述器件鳍部后，还包括：在所述器件鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述伪鳍部，且所述隔离结构的顶部表面低于所述器件鳍部的顶部表面。
相应的，本发明实施例还提供一种半导体结构，包括：初始衬底，所述初始衬底包括器件区以及与所述器件区相邻的隔离区，所述器件区用于形成器件鳍部；顶部鳍部，分别位于所述初始衬底的器件区和隔离区上，且所述顶部鳍部与所述初始衬底的材料相同；鳍部掩膜层，位于所述器件区的顶部鳍部的顶部。
可选的，所述顶部鳍部的高度大于或等于所述器件鳍部的有效高度。
可选的，所述顶部鳍部的高度为所述器件鳍部的有效高度的1倍至1.5倍。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的技术方案所提供的半导体结构的形成方法中，在器件区的基底上形成第一掩膜层、在隔离区的基底上形成第二掩膜层后，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部，随后去除所述第二掩膜层，且去除所述第二掩膜层后，使所述第一掩膜层作为鳍部掩膜层，相应的，刻蚀部分厚度的所述初始衬底时，以所述鳍部掩膜层和所述隔离区的顶部鳍部作为掩膜；所述顶部鳍部和初始衬底的材料相同，在刻蚀所述顶部鳍部所露出的初始衬底的同时，相应还会刻蚀所述隔离区的顶部鳍部，当所述隔离区的顶部鳍部被完全去除后，还会继续刻蚀所述隔离区的顶部鳍部下方的初始衬底材料，因此，在形成伪鳍部(dummy Fin)和底部鳍部后，所述伪鳍部的顶部低于所述底部鳍部的顶部，以实现鳍切(Fin Cut)的工艺效果，与直接采用掩膜(mask)进行鳍切的方案相比，增大了工艺窗口，从而在保证鳍切效果的同时，能够降低对器件鳍部的损伤，进而提高半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构性能仍有待提高。现结合一种半导体结构的形成方法，并以鳍切工艺中的鳍后切(Cut Last)工艺为例，分析半导体结构性能仍有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，形成衬底10以及凸出于所述衬底10的鳍部(未标示)，所述鳍部包括用于形成器件的器件鳍部12以及待刻蚀的伪鳍部11。
参考图2，在所述衬底10上形成掩膜层20，所述掩膜层20覆盖所述器件鳍部12，并露出所述伪鳍部11。
参考图3，以所述掩膜层20为掩膜，刻蚀所述伪鳍部11。
但是，随着适应特征尺寸的减小，相邻鳍部的间隔(space)也不断减小，这相应减小了鳍切工艺的工艺窗口，从而影响鳍切工艺的效果。
例如：受到光刻工艺中的聚焦深度(depth of focus，DOF)或对准偏移(overlayshift)等因素的影响，一方面，容易出现所述掩膜层20覆盖部分伪鳍部11的情况，从而导致因部分伪鳍部11未被刻蚀而产生栅栏(fence)缺陷，fence缺陷的产生，容易导致后续形成的隔离结构无法完全覆盖剩余的所述伪鳍部11，从而影响隔离结构的电隔离效果，且导致露出于隔离结构的伪鳍部11形成不需要的器件，此外，所述fence缺陷的存在还会增大衬底10内的噪音。另一方面，还容易出现所述掩膜层20露出部分器件鳍部12的情况，从而导致所述器件鳍部12受到刻蚀损伤。
上述两种情况均会导致半导体结构的性能下降。
而且，在刻蚀所述伪鳍部11的过程中，还容易对衬底10造成损伤，从而进一步恶化半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：所述基底包括器件区以及与所述器件区相邻的隔离区，所述器件区用于形成器件鳍部；在所述基底的器件区上形成第一掩膜层，在所述基底的隔离区上形成第二掩膜层；以所述第一掩膜层和第二掩膜层为掩膜，刻蚀部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；形成所述顶部鳍部后，去除所述第二掩膜层，且去除所述第二掩膜层后，所述第一掩膜层作为鳍部掩膜层；以所述鳍部掩膜层和所述隔离区的顶部鳍部为掩膜，刻蚀部分厚度的所述初始衬底，形成衬底、凸出于所述隔离区衬底的伪鳍部、以及位于所述器件区的顶部鳍部和衬底之间的底部鳍部，所述器件区的底部鳍部和顶部鳍部构成器件鳍部。
本发明实施例中，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部，随后去除所述第二掩膜层，且去除所述第二掩膜层后，使所述第一掩膜层作为鳍部掩膜层，相应的，刻蚀部分厚度的所述初始衬底时，以所述鳍部掩膜层和所述隔离区的顶部鳍部作为掩膜；所述顶部鳍部和初始衬底的材料相同，在刻蚀所述顶部鳍部所露出的初始衬底的同时，相应还会刻蚀所述隔离区的顶部鳍部，当所述隔离区的顶部鳍部被完全去除后，还会继续刻蚀所述隔离区的顶部鳍部下方的初始衬底材料，因此，在形成伪鳍部和底部鳍部后，所述伪鳍部的顶部低于所述底部鳍部的顶部，以实现鳍切的工艺效果，与直接采用掩膜进行鳍切的方案相比，增大了工艺窗口，从而在保证鳍切效果的同时，能够降低对器件鳍部的损伤，进而提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底100，所述基底100包括器件区100a以及与所述器件区100a相邻的隔离区100b，所述器件区100a用于形成器件鳍部。
所述基底100用于为后续形成衬底以及凸出于所述衬底的器件鳍部做准备。
本实施例中，所述基底100的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述基底100为一体结构。在其他实施例中，所述基底也可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于作为衬底，所述第二半导体层用于形成器件鳍部。
参考图9，在所述基底100的器件区100a上形成第一掩膜层202，在所述基底100的隔离区100b上形成第二掩膜层201。
后续制程包括刻蚀部分厚度的所述基底100，所述第一掩膜层202和第二掩膜层201用于作为所述刻蚀工艺的掩膜。
本实施例中，形成所述第一掩膜层202和第二掩膜层201后，所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面。
后续刻蚀部分厚度的所述基底100后，剩余的所述基底100作为初始衬底，且在刻蚀部分厚度的所述基底100后，还包括去除所述第二掩膜层201的步骤。通过使所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面，能够采用无掩膜刻蚀的方式去除所述第二掩膜层201，以降低工艺复杂度。而且，采用无掩膜刻蚀的方式去除所述第二掩膜层201的同时，会去除部分高度的第一掩膜层202，所述第一掩膜层202仍有部分厚度的残余，剩余的所述第一掩膜层202能够作为后续刻蚀所述初始衬底的掩膜。
需要说明的是，后续去除所述第二掩膜层201后，剩余的所述第一掩膜层202作为鳍部掩膜层，且所述鳍部掩膜层作为后续刻蚀所述初始衬底的掩膜。
因此，在形成所述第一掩膜层202和第二掩膜层201后，所述第一掩膜层202的高度不宜过小，也不宜过大。如果所述第一掩膜层202的高度过小，后续去除所述第二掩膜层201后，容易导致剩余的所述第一掩膜层202的高度过小，即导致所述鳍部掩膜层的高度过小，从而容易导致所述鳍部掩膜层无法起到刻蚀掩膜的作用；如果所述第一掩膜层202的高度过大，相应会造成工艺成本和时间的浪费，且还会增加后续去除所述鳍部掩膜层的工艺难度。为此，本实施例中，所述第一掩膜层202的高度为20nm至50nm。
相应的，所述第二掩膜层201的高度为20nm至50nm。
还需要说明的是，形成所述第一掩膜层202和第二掩膜层201后，所述第二掩膜层201高度占所述第一掩膜层202高度的比值不宜过小，也不宜过大。如果所述比值过大，即所述第一掩膜层202和第二掩膜层201的高度差过小，则后续去除所述第二掩膜层201后，容易导致剩余的所述第一掩膜层202的高度过小，即导致所述鳍部掩膜层的高度过小，从而容易导致所述鳍部掩膜层无法起到刻蚀掩膜的作用；如果所述比值过小，即所述第一掩膜层202和第二掩膜层201的高度差过大，在保证鳍部掩膜层的高度满足工艺需求的情况下，相应会导致所述第二掩膜层201的高度过小，从而容易导致所述第二掩膜层201在刻蚀所述基底100的过程中无法起到刻蚀掩膜的作用。为此，本实施例中，所述第二掩膜层201高度为所述第一掩膜层202高度的1/4至1/2。
本实施例中，利用自对准多重图形化工艺形成器件鳍部，以增加形成于衬底上的器件鳍部的密度，进一步缩小相邻器件鳍部的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
作为一种示例，所述自对准多重图形化工艺为自对准双重图形化(self-aligneddouble patterning，SADP)工艺。在其他实施例中，所述自对准多重图形化工艺也可以为自对准四重图形化(self-aligned quadruple patterning，SAQP)工艺。
所述第一掩膜层202和第二掩膜层201中任一个的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
所述第一掩膜层202和第二掩膜层201的材料致密度和硬度均较高，且在后续刻蚀基底100的过程中，所述基底100的材料分别与第一掩膜层202和第二掩膜层201的材料具有较高的刻蚀选择比，从而使所述第一掩膜层202和第二掩膜层201能够较好地起到刻蚀掩膜的作用。
本实施例中，所述第一掩膜层202和第二掩膜层201的材料均为氮化硅。
下面结合参考图4至图9具体介绍形成所述第一掩膜层202和第二掩膜层201的步骤。
参考图4，在所述基底100上形成核心层110。
所述核心层110用于为后续形成掩膜侧墙提供工艺基础。其中，所述掩膜侧墙用于为形成第一掩膜层和第二掩膜层做准备。
后续形成第一掩膜层和第二掩膜层后，还会去除所述核心层110，因此所述核心层110为易于被去除的材料，且去除所述核心层110的工艺对第一掩膜层、第二掩膜层和基底100的损伤较小。
为此，本实施例中，所述核心层110的材料为无定形硅。无定形硅是SADP工艺中常用的核心层材料。在其他实施例中，所述核心层的材料还可以为无定型碳。
参考图5，在所述核心层110的侧壁形成掩膜侧墙200。
位于所述器件区100a的掩膜侧墙200用于作为所述第一掩膜层202，位于所述隔离区100b的掩膜侧墙200用于为后续形成第二掩膜层提供工艺基础。
具体地，形成所述掩膜侧墙200的步骤包括：形成保形覆盖所述核心层110和基底100的侧墙膜；去除所述基底100上以及所述核心层110顶部的所述侧墙膜，保留所述核心层110侧壁上的所述侧墙膜作为所述掩膜侧墙200。
本实施例中，采用原子层沉积工艺形成所述侧墙膜。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，通常用于进行原子尺度可控的薄膜生长，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述侧墙膜的形成质量和厚度均一性，且降低对所述侧墙膜厚度的控制难度，此外，还有利于提高所述侧墙膜的保形覆盖效果。
在其他实施例中，还可以采用化学气相沉积工艺形成所述侧墙膜。
本实施例中，采用各向异性刻蚀工艺，沿垂直于所述基底100表面的方向，刻蚀所述侧墙膜，从而在去除所述基底100上以及所述核心层110顶部的所述侧墙膜的同时，使得所述核心层110侧壁上的所述侧墙膜能够被保留。具体地，所述各向异性刻蚀工艺为各向异性干法刻蚀工艺，各向异性干法刻蚀工艺是一种成本较低的各向异性刻蚀工艺。
本实施例中，所述掩膜侧墙200的材料相应为氮化硅。
结合参考图6至图8，去除所述隔离区100b的部分高度的所述掩膜侧墙200(如图6所示)，位于所述隔离区100b的剩余所述掩膜侧墙200用于作为所述第二掩膜层201(如图7所示)。
去除所述隔离区100b中的部分高度的所述掩膜侧墙200，从而使所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面。
具体地，去除所述隔离区100b中的部分高度的所述掩膜侧墙200的步骤包括：在所述基底100上形成遮挡层210，所述遮挡层210覆盖所述第一掩膜层202，并露出位于所述隔离区100b的掩膜侧墙200；以所述遮挡层210为掩膜，刻蚀所述隔离区100b中的部分高度的所述掩膜侧墙200。
所述遮挡层210起到刻蚀掩膜的作用，用于保护所述第一掩膜层202，从而避免所述第一掩膜层202的高度受到影响。
所述遮挡层210可以为单层结构或叠层结构，所述遮挡层210的材料是半导体领域中常用于作为刻蚀掩膜的材料。
本实施例中，所述遮挡层210的材料为光刻胶。在其他实施例中，所述遮挡层的材料还可以为底部抗反射涂层材料(BARC)。
所述遮挡层210只要露出位于所述隔离区100b的掩膜侧墙200即可。本实施例中，为了增大形成所述遮挡层210的工艺窗口，所述遮挡层210覆盖所述器件区100a的基底100、第一掩膜层202和核心层110。
本实施例中，采用各向异性刻蚀工艺，去除所述隔离区100b中的部分高度的所述掩膜侧墙200，从而能够沿垂直于所述基底100表面的方向，刻蚀所述隔离区100b的掩膜侧墙200，进而在降低所述隔离区100b的掩膜侧墙200高度的同时，减小对其宽度的影响。
具体地，所述各向异性刻蚀工艺为各向异性干法刻蚀工艺。
如图8所示，本实施例中，形成所述第二掩膜层201后，还包括：去除所述遮挡层210(如图7所示)。
通过去除所述遮挡层210，从而为后续去除所述核心层110以及刻蚀所述基底100的步骤做准备。
本实施例中，采用灰化工艺，去除所述遮挡层210。
参考图9，去除所述遮挡层210(如图7所示)后，还包括：去除所述核心层110(如图8所示)。
去除所述核心层110，露出部分基底100，从而为后续刻蚀所述基底100的步骤做准备。
本实施例中，采用湿法刻蚀工艺刻蚀去除所述核心层110。具体地，所述核心层110的材料为无定形硅，所述湿法刻蚀工艺采用的刻蚀溶液为Cl2和HBr的混合溶液或TMAH溶液。在其他实施例中，还可以采用干法刻蚀工艺，或者干法刻蚀和湿法刻蚀相结合的工艺去除所述核心层。
参考图10，以所述第一掩膜层202和第二掩膜层201为掩膜，刻蚀部分厚度的所述基底100，形成初始衬底101以及凸出于所述初始衬底101的顶部鳍部310。
所述器件区100a的顶部鳍部310用于作为器件鳍部的一部分，所述隔离区100b的顶部鳍部310用于作为后续刻蚀所述初始衬底101的掩膜。
后续制程还包括去除第二掩膜层201，使剩余的所述第一掩膜层202作为鳍部掩膜层，且在去除所述第二掩膜层201后，以所述鳍部掩膜层和所述隔离区100b的顶部鳍部310为掩膜，刻蚀部分厚度的所述初始衬底101，形成衬底、凸出于所述隔离区100b衬底的伪鳍部、以及位于所述器件区100a的顶部鳍部310和衬底之间的底部鳍部，所述器件区100a的底部鳍部和顶部鳍部310部构成器件鳍部。
所述顶部鳍部310和初始衬底101的材料相同，在刻蚀所述顶部鳍部310所露出的初始衬底101的同时，相应还会刻蚀所述隔离区100b的顶部鳍部310，当所述隔离区100b的顶部鳍部310被完全去除后，还会继续刻蚀所述隔离区100b的顶部鳍部310下方的初始衬底101材料，因此，在形成伪鳍部和底部鳍部后，所述伪鳍部的顶部表面低于所述底部鳍部的顶部表面，以实现鳍切的工艺效果，与直接采用掩膜进行鳍切的方案(即传统鳍切工艺)相比，增大了工艺窗口，从而在保证鳍切效果的同时，能够降低对器件鳍部的损伤，进而提高半导体结构的性能。
本实施例中，以所述第一掩膜层202和第二掩膜层201为掩膜，采用各向异性干法刻蚀工艺，刻蚀部分厚度的所述基底100。各向异性干法刻蚀工艺具有较好的刻蚀剖面控制性，通过选用各向异性干法刻蚀工艺，有利于提高所述顶部鳍部310的侧壁平整度，且易于控制所述顶部鳍部310的高度。
需要说明的是，虽然所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面，但由于所述基底100与所述第二掩膜层201具有较高的刻蚀选择比，因此，所述第一掩膜层202和第二掩膜层201仍能够起到相同的作用，相应的，本实施例对所述器件区100a和隔离区100b的基底100的刻蚀效果相同。
本实施例中，形成所述顶部鳍部310后，所述顶部鳍部310的高度大于或等于器件鳍部的有效高度。其中，器件鳍部的有效高度指的是器件鳍部中被栅极结构所覆盖的高度，即等于器件鳍部中被隔离结构所露出的高度。
所述顶部鳍部310的高度大于或等于器件鳍部的有效高度，因此，后续在衬底上形成隔离结构后，所述隔离结构的顶部表面与所述顶部鳍部310的底部表面相齐平，或者，所述隔离结构的顶部表面高于所述顶部鳍部310的底部表面；而后续形成伪鳍部和底部鳍部后，所述伪鳍部的顶部表面低于所述底部鳍部的顶部表面，也就是说，所述伪鳍部的顶部表面低于所述顶部鳍部310的底部表面，从而使得所述隔离结构能够完全覆盖所述伪鳍部，进而避免所述伪鳍部对隔离结构的电隔离效果产生影响，还能够避免伪鳍部露出于隔离结构而形成不需要的器件。
而且，与通过一步刻蚀形成器件鳍部的方案相比，形成所述顶部鳍部310所需的刻蚀时间更短，因此，在刻蚀形成所述顶部鳍部310的过程中所积累的聚合物较少，所述聚合物对刻蚀轨迹的影响较小，从而有利于提高所述顶部鳍部310的侧壁垂直度，进而有利于以提高后续栅极结构对沟道的控制能力，改善短沟道效应以及漏端引入的势垒降低(draininduced barrier lowering，DIBL)效应。
但是，所述顶部鳍部310高度与所述器件鳍部有效高度的比值也不宜过大。如果所述比值过大，容易导致后续伪鳍部的高度过大，从而增加伪鳍部露出于隔离结构的可能性，进而对晶体管的性能造成不良影响。为此，本实施例中，所述顶部鳍部310的高度为所述器件鳍部的有效高度的1倍至1.5倍。
其中，通过合理调节干法刻蚀工艺的刻蚀时间，使所述顶部鳍部310的高度能够满足工艺需求。
参考图11，形成所述顶部鳍部310后，去除所述第二掩膜层201(如图10所示)，且去除所述第二掩膜层201后，所述第一掩膜层202(如图10所示)作为鳍部掩膜层205。
去除所述第二掩膜层201后，露出所述隔离区100b的顶部鳍部310，所述隔离区100b的顶部鳍部310和所述鳍部掩膜层205用于作为刻蚀所述初始衬底101的掩膜。
由前述记载可知，通过去除所述第二掩膜层201，增大了工艺窗口，从而在保证鳍切效果的同时，降低对器件鳍部的损伤，进而提高半导体结构的性能。
本实施例中，在去除所述第二掩膜层201之前，所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面，因此，采用无掩膜刻蚀工艺，去除所述第二掩膜层201，从而简化工艺复杂度、降低工艺成本。
而且，与形成覆盖第一掩膜层的图形层(例如：光刻胶层)，并以所述图形层为掩膜去除所述第二掩膜层的方案相比，本实施例通过使所述第二掩膜层201的顶部表面低于所述第一掩膜层202的顶部表面，并采用无掩膜刻蚀的方式，能够避免图形层的形成工艺以及去除工艺对顶部鳍部310产生影响，有利于提高后续鳍部的质量，从而提高半导体结构的性能。
相应的，在去除所述第二掩膜层201的过程中，还去除部分高度的所述第一掩膜层202，剩余的所述第一掩膜层202作为所述鳍部掩膜层205。具体地，所述第一掩膜层202的高度减小量等于所述第二掩膜层201的高度。
其中，所述第一掩膜层202的高度为20nm至50nm，且所述第二掩膜层201高度为所述第一掩膜层202高度的1/4至1/2，因此，所述鳍部掩膜层205的厚度仍能够满足工艺需求，使所述鳍部掩膜层205在刻蚀所述初始衬底101的过程中起到刻蚀掩膜的作用。
本实施例中，采用各向异性刻蚀工艺，去除所述第二掩膜层201和部分高度的所述第一掩膜层202。通过采用各向异性刻蚀工艺，沿垂直于所述初始衬底101表面的方向，刻蚀去除所述第二掩膜层201和部分高度的第一掩膜层202，从而减小对鳍部掩膜层205宽度的影响。
具体地，刻蚀去除所述第二掩膜层201和部分高度的第一掩膜层202时，所采用的所述各向异性刻蚀工艺为各向异性干法刻蚀工艺。
其中，所述第二掩膜层201以及第一掩膜层202与所述初始衬底101具有较高的刻蚀选择比，因此，在刻蚀去除所述第二掩膜层201和部分高度的第一掩膜层202的过程中，对所述初始衬底101的损耗较小。
需要说明的是，在其他实施例中，根据实际的工艺情况，也可以不对隔离区的掩膜侧墙进行刻蚀，相应的，在形成初始衬底以及凸出于所述初始衬底的顶部鳍部之后，利用掩膜(mask)去除所述隔离区中的所述第二掩膜层。
参考图12，以所述鳍部掩膜205和所述隔离区100b的顶部鳍部310(如图11所示)为掩膜，刻蚀部分厚度的所述初始衬底101(如图11所示)，形成衬底102、凸出于所述隔离区100b衬底102的伪鳍部330、以及位于所述器件区100a的顶部鳍部310和衬底102之间的底部鳍部320。
所述器件区100a的底部鳍部320和顶部鳍部310构成器件鳍部300，所述器件鳍部300用于提供晶体管的沟道。其中，图12中的虚线用于表示底部鳍部320和顶部鳍部310的分界处。
由前述记载可知，在刻蚀所述顶部鳍部310所露出的初始衬底101的同时，相应还会刻蚀所述隔离区100b的顶部鳍部310，因此，在形成伪鳍部330和底部鳍部320后，所述伪鳍部330的顶部表面低于所述底部鳍部320的顶部表面，以实现鳍切的工艺效果，与直接采用掩膜进行鳍切的方案(即传统鳍切工艺)相比，增大了工艺窗口，从而在保证鳍切效果的同时，能够降低对器件鳍部300的损伤，进而提高半导体结构的性能。
本实施例中，采用各向异性干法刻蚀工艺，刻蚀部分厚度的所述初始衬底101。各向异性干法刻蚀工艺具有较好的刻蚀剖面控制性，通过选用各向异性干法刻蚀工艺，有利于提高所述底部鳍部320的侧壁平整度，且易于控制所述底部鳍部320的高度。
其中，通过合理调节干法刻蚀工艺的刻蚀时间，使所述底部鳍部320的高度能够满足工艺需求，从而使器件鳍部300的高度满足工艺需求。
而且，与通过一步刻蚀形成器件鳍部的方案相比，形成底部鳍部320所需的刻蚀时间也更短，这也有利于提高所述底部鳍部320的侧壁垂直度，从而提高所述器件鳍部300的侧壁垂直度，进而提高有效鳍部(effective Fin)的侧壁垂直度，即有利于减小有效鳍部的顶部宽度和底部宽度的差值，从而有利于提高半导体结构的性能。其中，有效鳍部指的是器件鳍部300中被栅极结构所覆盖的部分。
结合参考图13，形成所述器件鳍部300后，所述形成方法还包括：在所述器件鳍部300露出的衬底102上形成隔离结构103，所述隔离结构103覆盖所述伪鳍部330，且所述隔离结构103的顶部表面低于所述器件鳍部300的顶部表面。
所述隔离结构103作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，所述隔离结构103的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构103的步骤包括：在所述衬底102上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层205(如图12所示)；采用平坦化工艺，去除高于所述鳍部掩膜层205顶部的隔离材料层，露出所述鳍部掩膜层205的顶部；去除所述鳍部掩膜层205；去除所述鳍部掩膜层205后，对剩余的所述隔离材料层进行回刻蚀处理，形成所述隔离结构103。
本实施例中，通过前述方法，提高了鳍切的工艺效果，不仅增大了鳍切工艺的工艺窗口，还能改善fence缺陷，降低所述伪鳍部330露出于所述隔离结构103的概率，使得半导体结构的性能得到保障。
相应的，本发明还提供一种采用前述形成方法形成的半导体结构。结合参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：初始衬底101，所述初始衬底101包括器件区100a以及与所述器件区100a相邻的隔离区100b，所述器件区100a用于形成器件鳍部；顶部鳍部310，分别位于所述初始衬底101的器件区100a和隔离区100b上，且所述顶部鳍部310与所述初始衬底101的材料相同；鳍部掩膜层205，位于所述器件区100a的顶部鳍部310的顶部。
后续以所述鳍部掩膜层205和所述隔离区100b的顶部鳍部310为掩膜，刻蚀部分厚度的所述初始衬底101，以形成衬底、凸出于所述隔离区100b衬底的伪鳍部、以及位于所述器件区100a的顶部鳍部310和衬底之间的顶部鳍部，所述器件区100a的顶部鳍部310和顶部鳍部构成器件鳍部。其中，器件鳍部用于提供晶体管的沟道。
所述顶部鳍部310和初始衬底101的材料相同，在刻蚀所述顶部鳍部310所露出的初始衬底101的同时，相应还会刻蚀所述隔离区100b的顶部鳍部310，当所述隔离区100b的顶部鳍部310被完全去除后，还会继续刻蚀所述隔离区100b的顶部鳍部310下方的初始衬底101材料，因此，在形成伪鳍部和底部鳍部后，所述伪鳍部的顶部低于所述底部鳍部的顶部，以实现鳍切的工艺效果，与直接采用掩膜进行鳍切的方案相比，增大了工艺窗口，从而在保证鳍切效果的同时，能够降低对器件鳍部的损伤，进而提高晶体管的性能。
本实施例中，所述初始衬底101的材料为硅。在其他实施例中，所述初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述初始衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述初始衬底101为一体结构。在其他实施例中，所述初始衬底101也可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于作为衬底，所述第二半导体层用于形成底部鳍部。
所述器件区100a的顶部鳍部310用于作为器件鳍部的一部分，所述隔离区100b的顶部鳍部310用于作为刻蚀所述初始衬底101的掩膜。
本实施例中，所述顶部鳍部310和所述初始衬底101通过对同一基底进行刻蚀所形成，因此，所述顶部鳍部310和所述初始衬底101为一体结构，所述顶部鳍部310和所述初始衬底101的材料相同。
本实施例中，所述顶部鳍部310的高度大于或等于器件鳍部的有效高度。其中，器件鳍部的有效高度指的是器件鳍部中被栅极结构所覆盖的高度，即等于器件鳍部中被隔离结构所露出的高度。
所述顶部鳍部310的高度大于或等于器件鳍部的有效高度，因此，后续在衬底上形成隔离结构后，所述隔离结构的顶部表面与所述顶部鳍部310的底部表面相齐平，或者，所述隔离结构的顶部表面高于所述顶部鳍部310的底部表面；而后续形成伪鳍部和底部鳍部后，所述伪鳍部的顶部表面低于所述底部鳍部的顶部表面，也就是说，所述伪鳍部的顶部表面低于所述顶部鳍部310的底部表面，从而使得所述隔离结构能够完全覆盖所述伪鳍部，进而避免所述伪鳍部对隔离结构的电隔离效果产生影响，还能够避免伪鳍部露出于隔离结构而形成不需要的器件。
但是，所述顶部鳍部310高度与所述器件鳍部有效高度的比值也不宜过大。如果所述比值过大，容易导致后续伪鳍部的高度过大，从而增加伪鳍部露出于隔离结构的可能性，进而对半导体结构的性能造成不良影响。为此，本实施例中，所述顶部鳍部310的高度为所述器件鳍部的有效高度的1倍至1.5倍。
所述鳍部掩膜层205用于作为刻蚀所述初始衬底101的掩膜。
所述鳍部掩膜层205的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
所述鳍部掩膜层205的材料致密度和硬度均较高，且在后续刻蚀初始衬底101的过程中，所述初始衬底101的材料与所述鳍部掩膜层205的材料具有较高的刻蚀选择比，从而使所述鳍部掩膜层205能够较好地起到刻蚀掩膜的作用。
本实施例中，所述鳍部掩膜层205的材料为氮化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区以及与所述器件区相邻的隔离区，所述器件区用于形成器件鳍部；
在所述基底的器件区上形成第一掩膜层，在所述基底的隔离区上形成第二掩膜层；
以所述第一掩膜层和第二掩膜层为掩膜，刻蚀部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；
形成所述顶部鳍部后，去除所述第二掩膜层，且去除所述第二掩膜层后，所述第一掩膜层作为鳍部掩膜层；
以所述鳍部掩膜层和所述隔离区的顶部鳍部为掩膜，刻蚀部分厚度的所述初始衬底，形成衬底、凸出于所述隔离区衬底的伪鳍部、以及位于所述器件区的顶部鳍部和衬底之间的底部鳍部，所述器件区的底部鳍部和顶部鳍部构成器件鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层和第二掩膜层后，所述第二掩膜层的顶部表面低于所述第一掩膜层的顶部表面；
所述半导体结构的形成方法还包括：在去除所述第二掩膜层的过程中，还去除部分高度的所述第一掩膜层，剩余的所述第一掩膜层作为所述鳍部掩膜层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层和第二掩膜层的步骤包括：在所述基底上形成核心层；
在所述核心层的侧壁形成掩膜侧墙，位于所述器件区的掩膜侧墙用于作为所述第一掩膜层；
去除所述隔离区中的部分高度的所述掩膜侧墙，位于所述隔离区的剩余所述掩膜侧墙用于作为所述第二掩膜层；
去除部分高度的所述隔离区的掩膜侧墙后，去除所述核心层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，去除部分高度的所述隔离区的掩膜侧墙的步骤包括：在所述基底上形成遮挡层，所述遮挡层覆盖所述第一掩膜层，并露出位于所述隔离区的掩膜侧墙；
以所述遮挡层为掩膜，刻蚀所述隔离区中的部分高度的所述掩膜侧墙；
去除所述遮挡层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述核心层的侧壁形成掩膜侧墙的步骤包括：形成保形覆盖所述核心层和基底的侧墙膜；
去除所述基底上以及所述核心层顶部的所述侧墙膜，保留所述核心层的侧壁上的所述侧墙膜作为所述掩膜侧墙。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，采用各向异性刻蚀工艺，去除所述隔离区中的部分高度的所述掩膜侧墙。
7.如权利要求2或3所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层和第二掩膜层后，所述第二掩膜层高度为所述第一掩膜层高度的1/4至1/2。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述器件区的基底上形成第一掩膜层的步骤中，所述第一掩膜层的高度为20nm至50nm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述顶部鳍部的步骤中，所述顶部鳍部的高度大于或等于所述器件鳍部的有效高度。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述顶部鳍部的高度为所述器件鳍部的有效高度的1倍至1.5倍。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，采用各向异性刻蚀工艺，去除所述第二掩膜层和部分高度的所述第一掩膜层。
12.如权利要求6或11所述的半导体结构的形成方法，其特征在于，所述各向异性刻蚀工艺为各向异性干法刻蚀工艺。
13.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和第二掩膜层中任一个的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
14.如权利要求3所述的半导体结构的形成方法，其特征在于，所述核心层的材料为无定型硅或无定型碳。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述器件鳍部后，还包括：在所述器件鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述伪鳍部，且所述隔离结构的顶部表面低于所述器件鳍部的顶部表面。
16.一种半导体结构，其特征在于，其特征在于，包括：
初始衬底，所述初始衬底包括器件区以及与所述器件区相邻的隔离区，所述器件区用于形成器件鳍部；
顶部鳍部，分别位于所述初始衬底的器件区和隔离区上，且所述顶部鳍部与所述初始衬底的材料相同；
鳍部掩膜层，位于所述器件区的顶部鳍部的顶部。
17.如权利要求16所述的半导体结构，其特征在于，所述顶部鳍部的高度大于或等于所述器件鳍部的有效高度。
18.如权利要求17所述的半导体结构，其特征在于，所述顶部鳍部的高度为所述器件鳍部的有效高度的1倍至1.5倍。
19.如权利要求16所述的半导体结构，其特征在于，所述鳍部掩膜层的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9337050B1 (en) * 2014-12-05 2016-05-10 Globalfoundries Inc. Methods of forming fins for finFET semiconductor devices and the selective removal of such fins
CN108807534A (zh) * 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190189519A1 (en) * 2017-12-19 2019-06-20 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9337050B1 (en) * 2014-12-05 2016-05-10 Globalfoundries Inc. Methods of forming fins for finFET semiconductor devices and the selective removal of such fins
CN108807534A (zh) * 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190189519A1 (en) * 2017-12-19 2019-06-20 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns

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