CN112309974A - 双向功率器件及其制造方法 - Google Patents

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杨彦涛
张邵华
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Abstract

本申请公开了一种双向功率器件及其制造方法，该双向功率器件包括：半导体层；第一掺杂区，位于半导体层中；第一沟槽区的多个沟槽，位于第一掺杂区中，将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；栅介质层，覆盖第一沟槽区的多个沟槽的下部侧壁；屏蔽介质层，覆盖第一沟槽区的多个沟槽的上部侧壁；以及栅极导体，位于第一沟槽区的多个沟槽中，并分别与栅介质层和屏蔽介质层接触，栅极导体包括相连的控制栅与屏蔽栅，控制栅与栅介质层接触，屏蔽栅与屏蔽介质层接触，其中，屏蔽介质层的厚度不一致，至少部分屏蔽介质层的厚度大于栅介质层的厚度。该器件通过将屏蔽介质层的至少部分厚度设置为大于栅介质层的厚度从而提升器件的耐压。

Description

双向功率器件及其制造方法
技术领域
本申请涉及半导体制造技术领域，更具体地，涉及一种双向功率器件及其制造方法。
背景技术
双向功率器件在具有二次充电功能的充电装置中被广泛应用。以锂电池充放电装置为例，当锂电池充放电装置持续给终端设备供电到一定程度时，需要防止锂电池过放电以免终端设备停止运转，并需要及时给锂电池充电。给锂电池充电的过程中，锂电池还需要给终端设备供电，同时还要防止对锂电池过充电。因此，为了管理控制锂电池的充放电状态，通常采用具有双向开关控制电流导通的充放电保护电路。
如图1所示，在最初的充放电保护电路中采用两个漏极连接的单体平面栅NMOS管M1和M2作为双向开关。进行充电的时候，对M1的栅极G1施加高电压，使得M1导通，并对M2的栅极G2施加低电压，使得M2截止，此时，电流先通过M2的寄生二极管D2从M2的源极S2流到M2的漏极，再从M1的漏极流向M1的源极S1。进行放电的时候，对M1栅极G1施加低电压，使得M1截止，并对M2的栅极G2施加高电压，使得M2导通。此时，电流先通过M1的寄生二极管D1从M1的源极S1流到M1的漏极，再从M2的漏极流向M2的源极S2。但是采用平面栅结构的MOS工艺需要足够的面积才能满足更高的耐压需求，同时器件的导通效率很低，功耗很大。
因此，希望进一步优化双向功率器件的结构，使得双向功率器件的面积更小，性能更高。
发明内容
鉴于上述问题，本发明的目的在于提供一种双向功率器件及其制造方法，利用沟槽将第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区，构成双向功率器件的源区和漏区，降低了器件的面积。还通过将屏蔽介质层的至少部分厚度设置为大于栅介质层的厚度从而提升器件的耐压。
根据本发明实施例的一方面，提供了的一种双向功率器件，包括：半导体层；第一掺杂区，位于所述半导体层中；第一沟槽区的多个沟槽，位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；栅介质层，覆盖所述第一沟槽区的多个沟槽的下部侧壁；屏蔽介质层，覆盖所述第一沟槽区的多个沟槽的上部侧壁；以及栅极导体，位于所述第一沟槽区的多个沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触，其中，所述屏蔽介质层的厚度不一致，至少部分所述屏蔽介质层的厚度大于所述栅介质层的厚度。
可选地，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
可选地，在所述第一沟槽区的多个沟槽中，沿该沟槽的开口向底部的方向，所述屏蔽介质层的厚度逐渐变厚或逐渐变薄。
可选地，所述屏蔽介质层包括依次相连的多个阶梯部，在所述第一沟槽区的多个沟槽中，沿沟槽的开口向底部的方向，所述屏蔽介质层的厚度呈梯度变化。
可选地，所述屏蔽介质层包括依次相连的第一阶梯部、第二阶梯部以及第三阶梯部，在所述第一沟槽区的多个沟槽中，所述第三阶梯部靠近沟槽的开口，所述第一阶梯部、所述第二阶梯部以及所述第三阶梯部的厚度依次递减。
可选地，所述第一阶梯部的厚度范围包括：
Figure BDA0002745160050000021
所述第二阶梯部的厚度范围包括：
Figure BDA0002745160050000022
所述第三阶梯部的厚度范围包括：
Figure BDA0002745160050000023
其中，所述栅介质层的厚度小于所述第一阶梯部的厚度。
可选地，所述第一阶梯部的底端到沟槽开口的距离范围包括：0.1～50μm，所述第二阶梯部的底端到沟槽开口的距离范围包括：0～30μm，所述第三阶梯部的底端到沟槽开口的距离范围包括：0～20μm。
可选地，还包括第二沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔，所述栅介质层还覆盖所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还覆盖所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还位于所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
可选地，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽的结构相同。
可选地，所述第一沟槽区的多个沟槽包括：第一凹部，位于所述第一掺杂区中；以及第二凹部，位于所述第一掺杂区与部分所述半导体层中，所述第二凹部位于所述第一凹部下方并与所述第一凹部连通。
可选地，所述第一凹部的深度范围包括0.1～50μm、所述第二凹部底端到所述第一凹部底端的距离范围包括0.1～5μm。
可选地，所述屏蔽介质层位于所述第一凹部的侧壁，所述栅介质层位于所述第二凹部的内表面。
可选地，还包括：第一接触区，位于所述第一类子掺杂区中；第二接触区，位于所述第二类子掺杂区中；以及第三接触区，位于所述半导体层中。
可选地，还包括沟道区，位于所述半导体层中，并邻近所述控制栅。
可选地，还包括：覆盖介质层，位于所述半导体层表面；以及穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
可选地，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
根据本发明实施例的另一方面，提供了的一种双向功率器件的制造方法，包括：在半导体层中形成第一掺杂区；形成第一沟槽区的多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；以及在所述第一沟槽区的多个沟槽的中形成分别与所述栅介质层和所述屏蔽介质层接触的栅极导体，所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触，其中，所述屏蔽介质层的厚度不一致，至少部分所述屏蔽介质层的厚度大于所述栅介质层的厚度。
可选地，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
可选地，在所述第一沟槽区的多个沟槽中，沿该沟槽的开口向底部的方向，所述屏蔽介质层的厚度逐渐变厚或逐渐变薄。
可选地，所述屏蔽介质层包括依次相连的多个阶梯部，在所述第一沟槽区的多个沟槽中，沿沟槽的开口向底部的方向，所述屏蔽介质层的厚度呈梯度变化。
可选地，还包括形成第二沟槽区的沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔，所述栅介质层还形成在所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还形成在所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还形成在所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
可选地，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽的结构相同。
可选地，形成第一沟槽区的多个沟槽的步骤包括：在所述第一掺杂区中形成多个第一凹部；在所述第一凹部中填充介质材料；以及去除每个所述第一凹部中的部分所述介质材料并经每个所述第一凹部底端去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，所述第一沟槽区的多个沟槽由相应所述第一凹部与所述第二凹部构成。
可选地，所述第一凹部的深度范围包括0.1～50μm，所述第二凹部底端到所述第一凹部底端的距离范围包括0.1～5μm。
可选地，在形成所述第二凹部之后，形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层的步骤包括：形成第一牺牲层，所述第一牺牲层自所述第二凹部的底端向所述半导体层表面延伸，并覆盖部分位于所述第一凹部中的介质材料；对位于所述第一凹部中未被所述第一牺牲层覆盖的介质材料进行减薄，被所述第一牺牲层保护的所述介质材料形成第一阶梯部；将所述第一牺牲层替换为第二牺牲层，所述第二牺牲层自所述第二凹部的底端向所述半导体层表面延伸，并覆盖所述第一阶梯部以及部分位于所述第一凹部中的介质材料；对位于所述第一凹部中未被所述第二牺牲层覆盖的介质材料进行减薄形成第三阶梯部，除第一阶梯部之外被所述第二牺牲层保护的所述介质材料形成第二阶梯部。
可选地，所述第一阶梯部的厚度范围包括：
Figure BDA0002745160050000051
所述第二阶梯部的厚度范围包括：
Figure BDA0002745160050000052
所述第三阶梯部的厚度范围包括：
Figure BDA0002745160050000053
其中，所述栅介质层的厚度小于所述第一阶梯部的厚度。
可选地，所述第一阶梯部的底端到所述半导体层表面的距离范围包括：0.1～50μm，所述第二阶梯部的底端到所述半导体层表面的距离范围包括：0～30μm，所述第三阶梯部的底端到所述半导体层表面的距离范围包括：0～20μm。
可选地，还包括：在所述第一类子掺杂区中形成第一接触区；在所述第二类子掺杂区中形成第二接触区；以及在所述半导体层中形成第三接触区。
可选地，还包括在所述半导体层中形成邻近所述控制栅的沟道区。
可选地，还包括：在所述半导体层表面形成覆盖介质层；以及形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
可选地，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
根据本发明实施例提供的双向功率器件及其制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过将屏蔽介质层的厚度设置为自沟槽开口向沟槽底端方向逐渐变厚的结构，从而使得屏蔽介质层靠近栅介质层(靠近真正的栅氧)的部分加厚，可以进一步提升横向电场的耐压。
进一步地，通过沟槽的上部提供屏蔽介质层的附着面、下部提供栅介质层的附着面，并通过在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此接触，控制栅与源、漏区以及沟道之间分别由栅介质层隔开，屏蔽栅和源、漏区之间分别由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区、漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源、漏区与第二掺杂区及外延层提供低阻抗的导通路径。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本申请的一些实施例，而非对本申请的限制。
图1示出了现有技术的双向功率器件的电路示意图。
图2示出了本发明实施例的双向功率器件的电路示意图。
图3a至图3p示出了本发明实施例制造双向功率器件的方法在一些阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”等表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出了本发明实施例的双向功率器件的电路示意图。
本发明实施例的双向功率器件由一个晶体管形成，具有双向导通功能。如图2所示，该双向功率器件包括：衬底Sub、位于衬底Sub上的两个输出极S1和S2以及两个寄生的体二极管D1和D2。在输出极S2和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S1流向输出极S2；在输出极S1和衬底Sub短接的情况下，对栅极G施加高电压，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S2流向输出极S1；在衬底Sub接零电压的情况下，对栅极G施加低电压，电压低于阈值电压，双向功率器件截止。在本发明实施例中，双向功率器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。然而，本发明并不限于此。
图3a至图3p示出了本发明实施例制造双向功率器件的方法在一些阶段的结构图。需要指出的是，本实施例公开的结构示意图每个步骤的结构不一定是在一个剖面，可以根据产品版图的需求，通过特定的设计放在产品的不同区域和方向，其中，说明图中只包含了4个沟槽、一个源区和一个漏区，而实际产品当中，沟槽、源区和漏区的数量可以变化，当第一类子掺杂与第二类子掺杂区中的一个作为源区时，另一个作为漏区，也即通过不同的工作运用场合，该结构的源区与漏区可以实现互换。在本实施例具体实施方式中，为了便于理解实施例过程中器件结构在各步骤中的形成过程，本公开实施例将器件的主要结构展示在一个断面，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本实施例的精神和范围内，都可以做出可能的变动和修改，因此本实施例的保护范围应当以本发明权利要求所界定的范围为准。
在本实施例中，制造工艺开始于具有特定掺杂类型的半导体层，如图3a所示，半导体层包括衬底101以及位于衬底101上的外延层110，其中，衬底101包括硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基二极管等半导体器件。
具有特定掺杂类型的半导体层指的是根据产品特性掺杂一定杂质量的N型或P型衬底101和一定电阻率和厚度的N型或P型外延层110。例如在双向功率功率器件为NMOS管的情况下，衬底101与外延层110的掺杂类型为P型；双向功率功率器件为PMOS的情况下，衬底101与外延层110的掺杂类型为N型。
进一步的，在外延层110中形成第一掺杂区120，如图3a所示。
在该步骤中，例如采用注入掺杂、扩散源掺杂、涂布掺杂方式中的一种或多种方式形成第一掺杂区120，其中，注入能量为20～800KeV，注入剂量1E11～1E16cm2，退火温度为600～1200度。
在本实施例中，双向功率器件具有第一沟槽区103和第二沟槽区104，第一掺杂区120位于第一沟槽区103中，且掺杂类型与外延层110相反，例如在双向功率器件为PMOS管的情况下，第一掺杂区120的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，第一掺杂区120的掺杂类型为N型，掺杂杂质通常采用As+或P+。第一沟槽区103和第二沟槽区104分隔，第二沟槽区104位于外延层110中。
进一步的，在半导体层中形成第一凹部111a1至111d1，如图3b所示。
在该步骤中，例如先采用热氧或沉积等方式在外延层110表面形成阻挡层，通过光刻、刻蚀工艺，选择性去除阻挡层，将需要做沟槽的区域暴露形成开口，以便于将部分第一掺杂区120与外延层110暴露。然后经开口对半导体层进行刻蚀形第一凹部111a1至111d1。
图3b为截面图，第一凹部111a1自第一掺杂区120表面向衬底101延伸，且底部位于第一掺杂区120中；第一凹部111b1和111c1分别位于第一掺杂区的两侧并与第一掺杂区120相邻，第一凹部111d1位于外延层110中，且不与第一掺杂区120接触。
在本实施例中，第一凹部111a1至111d1的宽度根据产品结构和工艺能力来确定，第一凹部111a1至111d1的深度h1根据产品的耐压等参数来确定。具体的，第一凹部111a1至111d1的宽度范围包括0.05～5μm，深度h1范围包括0.1～50μm。然而本发明实施例并不限于此，本领域技术人员可以根据需要结合产品的外延、耐压、掺杂、栅氧厚度等条件对第一凹部的深度h1和宽度进行匹配。
进一步的，在外延层110表面和第一凹部111a1至111d1中形成介质材料，并使介质材料填满第一凹部111a1至111d1，形成第一介质层102，如图3c所示。
在该步骤中，第一介质层102的材料可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合。第一介质层102采用的是氧化生长工艺、化学气相淀积工艺、包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。
在本实施例中，第一介质层102的材料选择二氧化硅，其厚度主要由填充沟槽的工艺决定，厚度通常大于第一凹部宽度的一半，填充在第一凹部中的部分第一介质层102在后续步骤中会作为屏蔽介质层151。
进一步的，去除部分第一介质层102以将第一凹部111a1至111d1的底端暴露，如图3d所示。
在该步骤中，例如采用光刻、刻蚀工艺去除部分填充在第一凹部111a1至111d1中的第一介质层102，以便于暴露第一凹部111a1至111d1的底端，保留在第一凹部111a1至111d1侧壁上的介质材料会在后续步骤中形成屏蔽介质层151，其厚度为T1，其中，T1的范围包括
Figure BDA0002745160050000101
进一步的，形成分别自第一凹部111a1至111d1底端处向衬底101延伸的第二凹部111a2至111d2，第二凹部111a2至111d2的底端均位于外延层110中，其中，第一凹部111a1与第二凹部111a2构成沟槽111a，第一凹部111b1与第二凹部111b2构成沟槽111b，第一凹部111c1与第二凹部111c 2构成沟槽111c，第一凹部111d1与第二凹部111d 2构成沟槽111d，如图3e所示。
在该步骤中，例如采用刻蚀工艺去除位于第一凹部111a1至111d1底端处的部分第一掺杂区120和外延层110形成第二凹部111a2至111d2，其中，第二凹部的底端距离第一凹部的底端的深度为h2，范围为包括0.1～5μm。
图3e为截面图，示出的沟槽共有4个，包括沟槽111a、沟槽111b、沟槽111c以及沟槽111d。其中，沟槽111a、111b、111c均位于第一沟槽区103，沟槽111a、111c、111d的底部均位于外延层110中，沟槽111d位于第二沟槽区104。具体的，沟槽111a位于第一掺杂区120中，沟槽111b和沟槽111c位于第一掺杂区120的边界，这三个沟槽将第一掺杂区120分隔为第一类子掺杂区121与第二类子掺杂区122。沟槽111d位于外延层110中，并与第一掺杂区120分隔。沟槽111b与沟槽111c分别位于第一掺杂区120的两侧，并与之接触，例如沟槽111c与第二类子掺杂区122接触，沟槽111b与第一类子掺杂区121接触。沟槽111c位于沟槽111a与沟槽111d之间。在与衬底101的厚度方向垂直的平面上，位于第一沟槽区103的沟槽111a、沟槽111b、沟槽111c以及位于第二沟槽区104的沟槽111d连通，例如依次呈“S”型连通，然而本发明实施并不限于此，本领域技术人员可以根据需要将至少两个沟槽分隔。
在本实施例中，本领域技术人员可以根据需要对位于第一沟槽区103的沟槽的数量进行其他设置，使得多个沟槽将第一掺杂区120分隔为交替的第一类子掺杂区121与第二类子掺杂区122。
进一步的，经多个沟槽111底部在外延层110中形成沟道区130，如图3f所示。
在该步骤中，例如采用零角度注入工艺在沟槽111底部形成沟道区130，用于调整器件的阈值电压，其中，注入能量为20～800KeV，注入剂量1E11～1E16cm2，退火温度为600～1200度。
在本实施例中，沟道区130分别与第一类子掺杂区121和第二类子掺杂区122接触，沟道区130与第一类子掺杂区121、第二类子掺杂区122的掺杂类型相同。例如在双向功率器件为PMOS管的情况下，沟道区130的掺杂类型为P型，掺杂杂质通常采用B+；在双向功率器件为NMOS的情况下，沟道区130的掺杂类型为N型，掺杂杂质通常采用As+或P+。
进一步的，在沟槽111中形成第一牺牲层203，如图3g所示。
在该步骤中，例如在沟槽111内填充不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合，在一些其他实施例中，在沟槽111内填充光刻胶，可以是正性光刻胶，或负性光刻胶。在第一牺牲层203的材料是光刻胶的情况下，通常采用曝光、显影方式使第一牺牲层203自沟槽111第二凹部的底端向外延层110表面延伸，并覆盖部分位于沟槽111第一凹部中的第一介质层102，其中，第一牺牲层203的表面离外延层110表面的深度为h3，其中，h3的范围包括0～30μm，深度h3需要结合产品的外延、耐压、掺杂、栅氧厚度等进行匹配。
进一步的，对未被第一牺牲层203覆盖的第一介质层102进行减薄，被第一牺牲层203覆盖保护的第一介质层102形成第一阶梯部151a，如图3h所示。
在该步骤中，例如采用的是湿法腐蚀工艺进行减薄，第一阶梯部151a的介质材料由于被第一牺牲层203遮挡而被保留下来，在完成减薄步骤后采用湿法去除或者干法去胶、湿法去胶工艺去除第一牺牲层203。
在本实施例中，第一阶梯部151a的厚度T1的范围包括：
Figure BDA0002745160050000121
第一阶梯部151a的底端到外延层110表面的距离范围包括：0.1～50μm。
进一步的，在沟槽111中形成第二牺牲层204，如图3i所示。
在该步骤中，例如在沟槽111内填充不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合，在一些其他实施例中，在沟槽111内填充光刻胶，可以是正性光刻胶，或负性光刻胶。在第二牺牲层204的材料是光刻胶的情况下，通常采用曝光、显影方式使第二牺牲层自沟槽111第二凹部的底端向外延层110表面延伸，并覆盖第一阶梯部151a和部分位于沟槽111第一凹部中的第一介质层102，其中，第二牺牲层204的表面离外延层110表面的深度为h4，其中，h4的范围包括0～20μm，深度h4需要结合产品的外延、耐压、掺杂、栅氧厚度等进行匹配。
进一步的，对未被第二牺牲层204覆盖的第一介质层102进行减薄形成第三阶梯部151c，除第一阶梯部151a之外被第二牺牲层204覆盖保护的介质材料形成第二阶梯部151b，如图3j所示。
在该步骤中，例如采用的是湿法腐蚀工艺进行减薄，第一阶梯部151a与第二阶梯部151b的介质材料由于被第二牺牲层204遮挡而被保留下来，在完成减薄步骤后采用湿法去除或者干法去胶、湿法去胶工艺去除第二牺牲层204。
在本实施例中，第一阶梯部151a、第二阶梯部151b以及第三阶梯部151c构成屏蔽介质层151，其中，第二阶梯部151b的厚度T2的范围包括：
Figure BDA0002745160050000131
第二阶梯部151b的底端到外延层110表面的距离范围包括：0～30μm，第三阶梯部151c的厚度T3的范围包括：
Figure BDA0002745160050000132
第三阶梯部151c的底端到外延层110表面的距离范围包括：0～20μm。
在本实施例中，进行两次选择性减薄后的第一介质层102在第一凹部111a侧壁呈阶梯状，并且厚度自外延层110表面向衬底101方向呈梯度变化：T3<T2<T1。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对阶梯部的数量进行其他设置，例如可以做N次填充牺牲层并减薄第一介质层，使得屏蔽介质层151呈现多个阶梯状厚度变化。
进一步的，在第二凹部111b的内表面形成栅介质层152，如图3k所示。
在该步骤中，栅介质层152的材料可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅等材料的一种或多种组合。栅介质层152采用的是氧化生长工艺、化学气象淀积工艺、包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。
在本实施例中，栅介质层152采用的是氧化生长工艺，厚度T4需要结合产品需要的阈值电压，器件结构中沟槽深度、阱掺杂浓度和结深匹配，且T4小于T1。在本实施例中，T4的范围包括：
Figure BDA0002745160050000133
在生长栅介质层152的过程中，可以对沟道区130进行退火。在本实施例中，沟槽111的第一凹部与屏蔽介质层151主要起分压作用，沟槽111的第二凹部111b与栅介质层152主要起沟道调节作用。
在本实施例中，对屏蔽介质层151的厚度进行了分梯度处理，特别在底部的屏蔽介质层151(靠近栅介质层152的第一阶梯部151a)加厚，可以进一步提升横向电场的耐压。然而本实施例并不限于此，本领域技术人员可以根据需要对屏蔽介质层151梯度变化的阶数进行其他设置，例如增加或减少。
在一些其他实施例中，屏蔽介质层151的厚度自外延层110表面向衬底101方向逐渐变厚或逐渐变薄。在另一些实施例中，屏蔽介质层151的厚度变化不均匀一致，但只要满足屏蔽介质层151的其中一部分的厚度大于栅介质层152即可。
进一步的，在沟槽111中和第一介质层102上形成栅极导体153，如图3l所示。
在该步骤中，例如采用沉淀工艺在第一介质层102上以及沟槽111中填充导电材料105。其中，导电材料105包括原位掺杂的多晶硅，在一些其他实施例中，可以先沉积不掺杂多晶硅，之后注入掺杂杂质，导电材料105在后续步骤中用于形成栅极导体153。
在本实施例中，在双向功率器件为PMOS管的情况下，栅极导体153的掺杂类型为P型；在双向功率器件为NMOS的情况下，栅极导体153的掺杂类型为N型。栅极导体153包括相连的控制栅与屏蔽栅，屏蔽栅与屏蔽介质层151接触，控制栅与栅介质层152接触。
进一步的，去除位于第一介质层102上方的导电材料105，如图3m所示。
在该步骤中，例如采用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合，去除位于外延层110上方的导电材料105，使得位于外延层110的表面的第一介质层102裸露。
进一步的，去除位于外延层110上方的第一介质层102和导电材料105，如图3n所示。
在该步骤中，例如采用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合，去除位于外延层110上方的第一介质层102，使得外延层110的表面裸露，剩余在沟槽111中的第一介质层102作为屏蔽介质层151，位于沟槽111中的导电材料105作为栅极导体153，其中位于沟槽111底部与栅介质层152接触的部分为控制栅导体，位于沟槽111上半部分与屏蔽介质层151接触的部分为屏蔽栅导体。
在一些具体的实施例中，去除外延层110上方的导电材料通常采用CMP加干法刻蚀工艺，也可以只采用干法刻蚀工艺。去除外延层110上方的第一介质层102通常采用CMP加湿法工艺。
进一步的，在第一类子掺杂区121中形成第一接触区161，在第二类子掺杂区122中形成第二接触区162，在外延层110中形成第三接触区163，如图3n所示。
在该步骤中，例如通过光刻掩模采用注入、扩散方式对第一类子掺杂区121、第二类子掺杂区122以及外延层110进行掺杂。其中，掺杂工艺的注入能量为20～180Kev，注入剂量1E11～1E16cm2。
在本实施例中，第一接触区161、第二接触区162的掺杂类型与第一类子掺杂区121相同，第三接触区163的掺杂类型与外延层110的掺杂类型相同。例如双向功率器件为是PMOS的情况下，第一接触区161、第二接触区162的掺杂类型为P型，第三接触区163的掺杂类型为N型；双向功率器件为NMOS的情况下，第一接触区161、第二接触区162的掺杂类型为N型，第三接触区163的掺杂类型为P型。其中，P型接触区掺杂常采用B+/BF2+，N型接触区掺杂常采用As+、P+。
进一步的，在外延层110上形成覆盖介质层106，并形成穿过覆盖介质层106的多个接触孔106a，如图3o所示。
在该步骤中，例如采用化学气相沉积工艺形成覆盖介质层106，化学气相沉积工艺包括LPCVD、SACVD、HTO、SRO其中的一种或多种方式的组合。其中，覆盖介质层106的材料包括不掺杂的二氧化硅、掺硼的二氧化硅、掺磷的二氧化硅、同时掺硼和磷的二氧化硅、不掺杂多晶硅、氮化硅、氮氧化硅材料中的一种或者多种材料组合。之后例如采用光刻、刻蚀工艺形成接触孔106a，其中，触孔106a穿过覆盖介质层106，且接触孔的底部距外延层110表面的深度h5范围包括
Figure BDA0002745160050000151
在本实施例中，接触孔106a的位置分别与第一接触区161、第二接触区162、第三接触区163以及与第一类子掺杂区121、第二类子掺杂区122分隔的沟槽111d对应。
进一步的，形成穿过所述覆盖介质层106的衬底电极173、第一接触电极171、第二接触电极172以及栅电极174，如图3n所示。
在该步骤中，例如先在覆盖介质层106上沉积金属导电层，采用光刻、刻蚀工艺形成衬底电极173、第一接触电极171、第二接触电极172以及栅电极174。第一接触电极171与第一接触区161连接，第二接触电极172与第二接触区162连接，衬底电极173与第三接触区163连接，栅电极174与栅极导体153连接。其中，第一接触电极171与第二接触电极172互为源电极、漏电极，且可以互换。
在本实施例中，金属导电层的材质可以为含Ti、TiN、TiSi、W、Al、AlSi、AlCu、AlSiCu、Cu、Ni等金属中的一种或多种组合。其中，金属刻蚀采用湿法腐蚀、等离子刻蚀其中的一种或多种组合，形成衬底电极173、第一接触电极171、第二接触电极172以及栅电极174并通过这4个电极施加电压或电流，实现器件的性能。
在本实施例中，栅电极174的位置与沟槽111d对应，然而本发明实施例并不限于此，由于多个沟槽111a至111d连通，从而使得多个沟槽111a至111d中的栅极导体153相互连接，因此栅电极174的位置还可以与沟槽111a和/或沟槽111b和/或沟槽111c对应。
进一步的，本发明第一实施例公开一种双向功率器件及其制造方法，还可以通过增加金属层次，优化布线方式和方法，使器件运用过程中电阻降到最低，最大程度上降低信号干扰。
进一步的，本发明第一实施例公开一种双向功率器件及其制造方法，可以结合产品实际运用，增加钝化层、聚酰亚胺等结构，从而保护器件，增强可靠性。
进一步的，本发明第一实施例公开一种双向功率器件及其制造方法，可以通过减薄、背面蒸发等后道工艺形成产品所需要的结构，实现功能。
进一步的，本发明第一实施例实现的具有双向导通功能的双向功率器件，可以将栅电极174、衬底电极173、第一接触电极171和第二接触电极172从半导体结构的表面引出，满足芯片级封装(CSP)的封装要求。
进一步的，本发明第一实施例公开一种双向功率器件及其制造方法，可以运用于功率MOSFET、CMOS、BCD、大功率晶体管、IGBT和肖特基等产品中。
根据本发明实施例提供的双向功率器件及其制造方法，在外延层中形成第一掺杂区，并使得第一掺杂区被沟槽分隔为交替的第一类子掺杂区与第二类子掺杂区，并且分别在第一类子掺杂区和第二类子掺杂区内形成第一接触区和第二接触区，从而构成了双向功率器件的两个掺杂区，这两个掺杂区互为源区和漏区，降低了器件的面积。
更具体地，通常情况下第一掺杂区的深度较深，为了达到更深的掺杂结深，就需要更高的扩散温度和更长的扩散时间。因此根据产品参数的需求将形成第一掺杂区放在制造方法的第一步，有利于选择合适的掺杂条件实现产品结构和参数的需求。在第一掺杂区的结深要求较浅的情况下，第一掺杂区的形成可以不放在制造方法的第一步，也可以在后续制造方法的对其他掺杂区退火的过程中一同对第一掺杂区进行退火，从而实现器件结构所需要的结深和参数的需求。
进一步地，通过将屏蔽介质层的厚度设置为自沟槽开口向沟槽底端方向逐渐变厚的结构，从而使得屏蔽介质层靠近栅介质层(靠近真正的栅氧)的部分加厚，可以进一步提升横向电场的耐压。
进一步地，通过沟槽的上部提供屏蔽介质层的附着面、下部提供栅介质层的附着面，并通过在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此接触，控制栅与源、漏区以及沟道之间分别由栅介质层隔开，屏蔽栅和源、漏区之间分别由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源、漏区的电荷，提高器件的耐压特性；在双向功率器件导通的情况下，源、漏区与第二掺杂区及外延层提供低阻抗的导通路径。
进一步地，在双向功率器件导通时，将和衬底连接的衬底电极与第一接触电极、第二接触电极之一短接，实现了电流方向的双向选择。在衬底电极与第一接触电极短接的情况下，电流从第二接触电极依次经第二类子掺杂区、沟道区、第一类子掺杂区流向第一接触电极；在衬底电极与第二接触电极短接的情况下，电流从第一接触电极依次经第一类子掺杂区、沟道区、第二类子掺杂区流向第二接触电极。
进一步地，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，该器件采用纵向控制栅极场结构，充分利用电荷平衡机理，在满足耐压需求的情况下，漂移区电阻做小，有效提高导通效率，减少芯片尺寸。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (31)

1.一种双向功率器件的制造方法，包括：
在半导体层中形成第一掺杂区；
形成第一沟槽区的多个沟槽，所述第一沟槽区的多个沟槽位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；
形成覆盖所述第一沟槽区的多个沟槽的下部侧壁的栅介质层；
形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层；以及
在所述第一沟槽区的多个沟槽的中形成分别与所述栅介质层和所述屏蔽介质层接触的栅极导体，
所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触，
其中，所述屏蔽介质层的厚度不一致，至少部分所述屏蔽介质层的厚度大于所述栅介质层的厚度。
2.根据权利要求1所述的制造方法，其中，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
3.根据权利要求1所述的制造方法，其中，在所述第一沟槽区的多个沟槽中，沿该沟槽的开口向底部的方向，所述屏蔽介质层的厚度逐渐变厚或逐渐变薄。
4.根据权利要求1所述的制造方法，其中，所述屏蔽介质层包括依次相连的多个阶梯部，在所述第一沟槽区的多个沟槽中，沿沟槽的开口向底部的方向，所述屏蔽介质层的厚度呈梯度变化。
5.根据权利要求1所述的制造方法，其中，还包括形成第二沟槽区的沟槽，所述第二沟槽区的沟槽位于所述半导体层中，并与所述第一掺杂区分隔，
所述栅介质层还形成在所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还形成在所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还形成在所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
6.根据权利要求5所述的制造方法，其中，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽的结构相同。
7.根据权利要求1-6任一项所述的制造方法，其中，形成第一沟槽区的多个沟槽的步骤包括：
在所述第一掺杂区中形成多个第一凹部；
在所述第一凹部中填充介质材料；以及
去除每个所述第一凹部中的部分所述介质材料并经每个所述第一凹部底端去除所述第一凹部下方的所述第一掺杂区和部分所述半导体层形成第二凹部，所述第二凹部的底端位于所述半导体层中，
所述第一沟槽区的多个沟槽由相应所述第一凹部与所述第二凹部构成。
8.根据权利要求7所述的制造方法，其中，所述第一凹部的深度范围包括0.1～50μm，所述第二凹部底端到所述第一凹部底端的距离范围包括0.1～5μm。
9.根据权利要求7所述的制造方法，其中，在形成所述第二凹部之后，形成覆盖所述第一沟槽区的多个沟槽的上部侧壁的屏蔽介质层的步骤包括：
形成第一牺牲层，所述第一牺牲层自所述第二凹部的底端向所述半导体层表面延伸，并覆盖部分位于所述第一凹部中的介质材料；
对位于所述第一凹部中未被所述第一牺牲层覆盖的介质材料进行减薄，被所述第一牺牲层保护的所述介质材料形成第一阶梯部；
将所述第一牺牲层替换为第二牺牲层，所述第二牺牲层自所述第二凹部的底端向所述半导体层表面延伸，并覆盖所述第一阶梯部以及部分位于所述第一凹部中的介质材料；
对位于所述第一凹部中未被所述第二牺牲层覆盖的介质材料进行减薄形成第三阶梯部，除第一阶梯部之外被所述第二牺牲层保护的所述介质材料形成第二阶梯部。
10.根据权利要求9所述的制造方法，其中，所述第一阶梯部的厚度范围包括：
Figure FDA0002745160040000031
所述第二阶梯部的厚度范围包括：
Figure FDA0002745160040000032
所述第三阶梯部的厚度范围包括：
Figure FDA0002745160040000033
其中，所述栅介质层的厚度小于所述第一阶梯部的厚度。
11.根据权利要求9所述的制造方法，其中，所述第一阶梯部的底端到所述半导体层表面的距离范围包括：0.1～50μm，所述第二阶梯部的底端到所述半导体层表面的距离范围包括：0～30μm，所述第三阶梯部的底端到所述半导体层表面的距离范围包括：0～20μm。
12.根据权利要求1-6任一项所述的制造方法，还包括：
在所述第一类子掺杂区中形成第一接触区；
在所述第二类子掺杂区中形成第二接触区；以及
在所述半导体层中形成第三接触区。
13.根据权利要求1-6任一项所述的制造方法，还包括在所述半导体层中形成邻近所述控制栅的沟道区。
14.根据权利要求12所述的制造方法，还包括：
在所述半导体层表面形成覆盖介质层；以及
形成穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
15.根据权利要求1-6任一项所述的制造方法，其中，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
16.一种双向功率器件，包括：
半导体层；
第一掺杂区，位于所述半导体层中；
第一沟槽区的多个沟槽，位于所述第一掺杂区中，将所述第一掺杂区分隔为交替的第一类子掺杂区与第二类子掺杂区；
栅介质层，覆盖所述第一沟槽区的多个沟槽的下部侧壁；
屏蔽介质层，覆盖所述第一沟槽区的多个沟槽的上部侧壁；以及
栅极导体，位于所述第一沟槽区的多个沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，
所述栅极导体包括相连的控制栅与屏蔽栅，所述控制栅与所述栅介质层接触，所述屏蔽栅与所述屏蔽介质层接触，
其中，所述屏蔽介质层的厚度不一致，至少部分所述屏蔽介质层的厚度大于所述栅介质层的厚度。
17.根据权利要求16所述的双向功率器件，其中，所述第一类子掺杂区与所述第二类子掺杂区中的一个作为源区的情况下，所述第一类子掺杂区与所述第二类子掺杂区中的另一个作为漏区，所述源区与所述漏区可以互换。
18.根据权利要求16所述的双向功率器件，其中，在所述第一沟槽区的多个沟槽中，沿该沟槽的开口向底部的方向，所述屏蔽介质层的厚度逐渐变厚或逐渐变薄。
19.根据权利要求16所述的双向功率器件，其中，所述屏蔽介质层包括依次相连的多个阶梯部，在所述第一沟槽区的多个沟槽中，沿沟槽的开口向底部的方向，所述屏蔽介质层的厚度呈梯度变化。
20.根据权利要求16所述的双向功率器件，其中，所述屏蔽介质层包括依次相连的第一阶梯部、第二阶梯部以及第三阶梯部，在所述第一沟槽区的多个沟槽中，所述第三阶梯部靠近沟槽的开口，
所述第一阶梯部、所述第二阶梯部以及所述第三阶梯部的厚度依次递减。
21.根据权利要求20所述的双向功率器件，其中，所述第一阶梯部的厚度范围包括：
Figure FDA0002745160040000041
所述第二阶梯部的厚度范围包括：
Figure FDA0002745160040000042
所述第三阶梯部的厚度范围包括：
Figure FDA0002745160040000043
其中，所述栅介质层的厚度小于所述第一阶梯部的厚度。
22.根据权利要求20所述的双向功率器件，其中，所述第一阶梯部的底端到沟槽开口的距离范围包括：0.1～50μm，所述第二阶梯部的底端到沟槽开口的距离范围包括：0～30μm，所述第三阶梯部的底端到沟槽开口的距离范围包括：0～20μm。
23.根据权利要求16所述的双向功率器件，其中，还包括第二沟槽区的沟槽，位于所述半导体层中，并与所述第一掺杂区分隔，
所述栅介质层还覆盖所述第二沟槽区的沟槽的下部侧壁，所述屏蔽介质层还覆盖所述第二沟槽区的沟槽的上部侧壁，所述栅极导体还位于所述第二沟槽区的沟槽中，并分别与所述栅介质层和所述屏蔽介质层接触，
所述第一沟槽区的沟槽与所述第二沟槽区的沟槽连通，位于所述第一沟槽区的沟槽中的栅极导体与位于所述第二沟槽区的沟槽中的栅极导体相连。
24.根据权利要求23所述的双向功率器件，其中，所述第一沟槽区的沟槽与所述第二沟槽区的沟槽的结构相同。
25.根据权利要求16-24任一项所述的双向功率器件，其中，所述第一沟槽区的多个沟槽包括：
第一凹部，位于所述第一掺杂区中；以及
第二凹部，位于所述第一掺杂区与部分所述半导体层中，所述第二凹部位于所述第一凹部下方并与所述第一凹部连通。
26.根据权利要求25所述的双向功率器件，其中，所述第一凹部的深度范围包括0.1～50μm、所述第二凹部底端到所述第一凹部底端的距离范围包括0.1～5μm。
27.根据权利要求25所述的双向功率器件，其中，所述屏蔽介质层位于所述第一凹部的侧壁，所述栅介质层位于所述第二凹部的内表面。
28.根据权利要求16-24任一项所述的双向功率器件，其中，还包括：
第一接触区，位于所述第一类子掺杂区中；
第二接触区，位于所述第二类子掺杂区中；以及
第三接触区，位于所述半导体层中。
29.根据权利要求16-24任一项所述的双向功率器件，其中，还包括沟道区，位于所述半导体层中，并邻近所述控制栅。
30.根据权利要求28所述的双向功率器件，其中，还包括：
覆盖介质层，位于所述半导体层表面；以及
穿过所述覆盖介质层的衬底电极、第一接触电极、第二接触电极以及栅电极，所述衬底电极与所述第三接触区连接，所述第一接触电极与所述第一接触区连接，所述第二接触电极与所述第二接触区连接，所述栅电极与所述栅极导体连接。
31.根据权利要求16-24任一项所述的双向功率器件，其中，在所述双向功率器件截止的情况下，所述屏蔽栅通过所述屏蔽介质层耗尽所述第一类子掺杂区和所述第二类子掺杂区的电荷，以提高所述双向功率器件的耐压特性。
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