CN112306385A - 存储器控制器及其操作方法 - Google Patents

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CN112306385A
CN112306385A CN201911294153.0A CN201911294153A CN112306385A CN 112306385 A CN112306385 A CN 112306385A CN 201911294153 A CN201911294153 A CN 201911294153A CN 112306385 A CN112306385 A CN 112306385A
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金宙铉
金真永
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Abstract

本申请涉及一种存储器控制器，该存储器控制器具有提高的写入资源管理性能。该存储器控制器控制包括多个流存储区域的至少一个存储器装置。该存储器控制器包括缓冲器、写入历史管理器、写入控制器和垃圾收集控制器。缓冲器存储写入数据。写入历史管理器存储多个流存储区域中的每个流存储区域中的写入计数值，并且基于该写入计数值来生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。写入控制器控制至少一个存储器装置存储从缓冲器提供的写入数据。垃圾收集控制器控制至少一个存储器装置以对基于写入历史信息而从多个流存储区域之中选择的目标流存储区域执行垃圾收集操作。

Description

存储器控制器及其操作方法
相关申请的交叉引用
本专利申请要求于2019年7月30日向韩国知识产权局提交的申请号为10-2019-0092465的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种电子装置，并且更特别地，涉及一种存储器控制器及其操作方法。
背景技术
存储装置是一种在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以是易失性存储器装置或非易失性存储器装置。
易失性存储器装置是一种仅当供电时存储数据，并且当供电被切断或中断时无法进行检索数据的装置。易失性存储器装置的非限制性示例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是在供电被切断或中断后也可进行检索数据的装置。非易失性存储器装置的非限制性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的实施例提供了一种具有提高的写入资源管理性能的存储器控制器及其操作方法。
根据本公开的实施例，一种存储器控制器，控制包括多个流存储区域的至少一个存储器装置。该存储器控制器包括缓冲器、写入历史管理器、写入控制器和垃圾收集控制器。该缓冲器存储写入数据。该写入历史管理器存储多个流存储区域中的每个流存储区域的写入计数值，并且基于该写入计数值来生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。该写入控制器控制至少一个存储器装置以存储从缓冲器提供的写入数据。该垃圾收集控制器控制至少一个存储器装置以对基于写入历史信息而从多个流存储区域中选择的目标流存储区域执行垃圾收集操作。
根据本公开的实施例，一种操作存储器控制器的方法，该存储器控制器控制包括多个流存储区域的至少一个存储器装置，该方法包括：存储设定时段中的多个流存储区域中的每个流存储区域的多个写入计数值；基于多个写入计数值，生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息；以及控制至少一个存储器装置以对基于写入历史信息而从多个流存储区域中选择的目标流存储区域执行垃圾收集操作。
根据本技术，提供了一种具有提高的写入资源管理性能的存储器控制器及其操作方法。
附图说明
图1是示出根据本公开的实施例的存储装置的示图。
图2是示出图1的存储器装置的结构的示图。
图3是示出图2的存储器单元阵列的示图。
图4是示出根据本公开的实施例的存储器控制器控制多个存储器装置的方法的示图。
图5是示出根据本公开的实施例的超级块的示图。
图6是示出根据本公开的实施例的存储器控制器的配置和操作的示图。
图7是示出根据本公开的实施例的存储器装置的流存储区域的示图。
图8是示出根据本公开的实施例的图6的写入控制器和写入历史管理器的配置和操作的示图。
图9是示出根据本公开的实施例的图8的写入计数信息存储装置的示图。
图10是示出根据本公开的实施例的流缓冲区域的大小控制的示图。
图11是示出根据图10的实施例的控制存储器控制器的流缓冲区域的大小的操作的流程图。
图12是示出根据本公开的实施例的垃圾收集操作的示图。
图13是示出根据本公开的实施例的选择待执行垃圾收集操作的流存储区域的操作的示图。
图14是示出根据本公开的实施例的校正无效页面计数值的示图。
图15是示出图14的校正无效页面计数值的示图。
图16是示出根据图14的实施例的存储器控制器的操作的流程图。
图17是示出图1的存储器控制器的另一实施例的示图。
图18是示出根据本公开的实施例的使用存储装置的存储卡***的框图。
图19是示出根据本公开的实施例的使用存储装置的固态驱动器(SSD)***的框图。
图20是示出根据本公开的实施例的使用存储装置的用户***的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的实施例。
图1是示出根据本公开的实施例的存储装置的示图。
参照图1，存储装置50可包括存储器装置100和控制存储器装置100的操作的存储器控制器200。存储装置50可以是在诸如以下的主机300的控制下存储数据的装置：例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板PC或车载信息娱乐***。
根据作为与主机300的通信方法和方案的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成或被实施为诸如以下的各种类型的存储装置中的任意一种：例如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你-SD卡、微型-SD卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、***组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑式闪存(CF)卡、智能媒体卡(SMC)和记忆棒。
存储装置50可被制造成诸如以下的各种类型的封装中的任意一种：堆叠封装(POP)、***级封装(SIP)、片上***(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级堆叠封装(WSP)。
存储器装置100可存储数据。存储器装置100响应于存储器控制器200的控制或在存储器控制器200的控制下进行操作。在示例中，存储器装置100可包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
多个存储器单元中的每个存储器单元可被配置成存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
在另一示例中，存储器单元阵列可包括多个存储块。多个存储块中的每个存储块可包括多个存储器单元。一个存储块可包括多个页面。在实施例中，页面可以是将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。
存储块可以是擦除数据的单位。在实施例中，存储器装置100可以是：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为便于描述，假设存储器装置100是NAND闪速存储器。
存储器装置100被配置成从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由该地址选择的区域。也就是说，存储器装置100可对由该地址选择的区域执行由该命令指示的操作。例如，存储器装置100可执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到由该地址选择的区域。在读取操作期间，存储器装置100可从由该地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除由该地址选择的区域中存储的数据。
在实施例中，在存储器控制器200的控制下，存储器装置100可分配多个流存储区域。每个流存储区域可包括多个存储块。在存储器控制器200的控制下，存储器装置100可将由主机300提供的写入数据与流标识符一起存储在与该流标识符对应的流存储区域中。
存储器控制器200控制存储装置50的全部操作。
当向存储装置50供应电力时，存储器控制器200可运行固件FW。当存储器装置100为闪速存储器装置时，存储器控制器200可操作诸如闪存转换层(FTL)的固件，以控制主机300和存储器装置100之间的通信。
在实施例中，存储器控制器200可从主机300接收数据和逻辑块地址(LBA)，并且将逻辑块地址(LBA)转换或转变为物理块地址(PBA)，该物理块地址(PBA)指示存储器装置100中的、待存储数据的存储器单元的地址。
存储器控制器200可响应于来自主机300的请求而控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可向存储器装置100提供编程命令、物理块地址和数据。在读取操作期间，存储器控制器200可向存储器装置100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可向存储器装置100提供擦除命令和物理块地址。
在实施例中，在缺少来自主机300的请求的情况下，存储器控制器200可生成命令、地址和数据并且将命令、地址和数据发送到存储器装置100。例如，存储器控制器200可向存储器装置100提供命令、地址和数据以执行后台操作，诸如用于损耗均衡的编程操作或用于垃圾收集的编程操作。
在实施例中，存储器控制器200可控制至少两个存储器装置100。存储器控制器200可根据交错(interleave)方法或方案来控制存储器装置100，以便提高操作性能。交错方法可以是使至少两个存储器装置100的操作时段重叠或交替的操作方法或方案。
在实施例中，存储器控制器200可包括写入控制器210、写入历史管理器220、缓冲器230和垃圾收集控制器240。
写入控制器210可控制缓冲器230和存储器装置100以将缓冲器230中存储的写入数据存储在存储器装置100中。
当写入控制器210从主机300接收针对流的设置请求时，写入控制器210可控制缓冲器230以分配与被请求的流对应的流缓冲区域。写入控制器210可控制存储器装置100以分配与被请求的流对应的流存储区域。写入控制器210可从主机300接收特定流的流标识符和写入数据。写入控制器210可控制存储器装置100以将该写入数据存储在存储器装置100中的、与特定流对应的流存储区域中。此时，与特定流对应的流缓冲区域可用作将写入数据存储在流存储区域中的写入操作的缓冲存储器。
当写入控制器210从主机300接收针对特定流的释放请求时，写入控制器210可控制缓冲器230以释放与该特定流对应的流缓冲区域。
写入控制器210可基于从写入历史管理器220提供的写入历史信息来控制缓冲器230所分配的流缓冲区域的大小。
具体地，写入控制器210可基于写入历史信息中包括的多个流存储区域中的每个流存储区域的写入操作频率，来计算每个流缓冲区域的写入资源。写入控制器210可根据所计算的写入资源来减小具有较多写入资源的流缓冲区域的大小，并且增加具有较少写入资源的流缓冲区域的大小。
写入历史管理器220可基于从主机300提供的流标识符，对存储器装置100的多个流存储区域中的每个流存储区域执行的写入操作的数量进行计数。写入历史管理器220可存储多个流存储区域中的每个流存储区域的写入计数值。写入历史管理器220可基于该写入计数值来生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。
缓冲器230可存储从主机300提供的写入数据。可将缓冲器230中存储的写入数据存储在存储器装置100中。
在写入控制器210的控制下，缓冲器230可分配多个流缓冲区域。流缓冲区域可包括可变区域和固定区域。可初始地将流缓冲区域设置为具有默认大小。流缓冲区域的可变区域的大小可由写入控制器210控制。
与特定流对应的流缓冲区域可存储从主机300提供的、与特定流标识符对应的写入数据。可将流缓冲区域中存储的写入数据存储在存储器装置100中的、与该流缓冲区域对应的流存储区域中。流缓冲区域可用作将写入数据存储在流存储区域中的写入操作的缓冲存储器。
垃圾收集控制器240可在存储器装置100中包括的多个流存储区域之中选择目标流存储区域来执行垃圾收集操作。
垃圾收集控制器240可计算对应于流存储区域的无效页面计数值。无效页面计数值可以是一个存储块中包括的无效页面的数量。在实施例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的多个存储块的无效页面计数的平均值。在另一实施例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的多个存储块的无效页面计数中的最高值。
垃圾收集控制器240可基于从写入历史管理器220提供的写入历史信息，来计算每个流存储区域的校正无效页面计数值。垃圾收集控制器240可基于多个流存储区域中的每个流存储区域的校正无效页面计数值，来在多个流存储区域之中选择目标流存储区域。
垃圾收集控制器240可控制存储器装置100以对目标流存储区域执行垃圾收集操作。垃圾收集控制器240可控制存储器装置100，以将目标流存储区域中包括的至少两个牺牲块中存储的有效数据复制到目标流存储区域中包括的空闲块。
主机300可使用诸如以下的各种通信方法或装置中的至少一种来与存储装置50通信：例如通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、火线、***组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)。
图2是示出图1的存储器装置的结构的示图。
参照图2，存储器装置100可包括存储器单元阵列110、***电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路123。多个存储块BLK1至BLKz中的每个存储块包括多个存储器单元。在实施例中，多个存储器单元为非易失性存储器单元。多个存储器单元之中的、连接到相同字线的存储器单元被定义为一个物理页面。也就是说，存储器单元阵列110被配置有多个物理页面。根据本公开的实施例，存储器单元阵列110中包括的多个存储块BLK1至BLKz中的每个存储块可包括多个虚设单元。至少一个虚设单元可串联连接在漏极选择晶体管与存储器单元之间以及在源极选择晶体管与存储器单元之间。
存储器装置100的存储器单元中的每个存储器单元可被配置成存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
***电路120可包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124以及感测电路125。
***电路120驱动存储器单元阵列110。例如，***电路120可驱动存储器单元阵列110，以执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可包括普通字线和虚设字线。根据本公开的进一步实施例，行线RL可进一步包括管道选择线。
在实施例中，行线RL可以是局部线组中包括的局部线。局部线组可对应于一个存储块。局部线组可包括漏极选择线、局部字线和源极选择线。
地址解码器121被配置成响应于控制逻辑130的控制进行操作。地址解码器121从控制逻辑130接收行地址RADD。地址解码器121被配置成对行地址RADD进行解码。
地址解码器121被配置成对行地址RADD中的块地址进行解码。地址解码器121根据所解码的块地址来从存储块BLK1至BLKz之中选择至少一个存储块。地址解码器121可根据所解码的行地址RADD，通过将从电压生成器122供应的电压施加到至少一个字线WL来选择所选择的存储块的至少一个字线。
在编程操作期间，地址解码器121可将编程电压施加到所选择的字线并将电平小于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选择的字线并将电平大于验证电压的电平的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可将读取电压施加到所选择的字线并将电平大于读取电压的电平的读取通过电压施加到未选择的字线。
根据本公开的实施例，以存储块为单位来执行对存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可对该块地址进行解码，并根据所解码的块地址来选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到与所选择的存储块连接的字线。
根据本公开的实施例，地址解码器121可被配置成对所传送或传输的地址ADDR中的列地址进行解码。所解码的列地址可被传送到读取和写入电路123。作为示例，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压生成器122被配置成通过使用供应到存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器122响应于控制逻辑130的控制而进行操作。
作为示例，电压生成器122可通过调节外部电源电压来生成内部电源电压。将由电压生成器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施例，电压生成器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可被配置成生成存储器装置100所需的各种电压。例如，电压生成器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
为了生成具有不同电压电平的多个工作电压Vop，电压生成器122可包括接收内部电压的多个泵浦电容器，并且选择性地启用多个泵浦电容器以生成多个操作电压Vop。
所生成的多个操作电压Vop可通过地址解码器121而供应到存储器单元阵列110。
读取和写入电路123包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一至第m页面缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm连接到存储器单元阵列110。第一至第m页面缓冲器PB1至PBm响应于控制逻辑130的控制而操作。
第一至第m页面缓冲器PB1至PBm与数据输入/输出电路124通信数据DATA。在编程时，第一至第m页面缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL接收待被存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选择的字线时，第一至第m页面缓冲器PB1至PBm可通过位线BL1至BLm将待存储的数据DATA，即通过数据输入/输出电路124接收的数据DATA传送到所选择存储器单元。根据所传送的数据DATA对所选择页面的存储器单元进行编程。连接到施加有编程许可电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。连接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可保持在相同或基本相同的电压。在编程验证操作期间，第一至第m页面缓冲器PB1至PBm可通过位线BL1至BLm读取所选择的存储器单元中存储的数据DATA。
在读取操作期间，读取和写入电路123可通过位线BL从所选择的页面中的存储器单元中读取数据DATA，并且将所读取的数据DATA存储在第一至第m页面缓冲器PB1至PBm中。
在擦除操作期间，读取和写入电路123可使位线BL浮置。在实施例中，读取和写入电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL连接到第一至第m页面缓冲器PB1至PBm。数据输入/输出电路124响应于控制逻辑130的控制来操作。
数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收待存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一页面缓冲器PB1至第m页面缓冲器PBm传送的数据DATA输出到外部控制器。
在读取操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的许可位VRYBIT信号而生成参考电流，并且可将从读取和写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并将通过信号或失败信号输出到控制逻辑130。
控制逻辑130可连接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124以及感测电路125。控制逻辑130可被配置成控制存储器装置100的所有操作。控制逻辑130可响应于从外部装置传送的命令CMD而进行操作。
控制逻辑130可响应于命令CMD和地址ADDR而生成各种信号以控制***电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读取和写入电路控制信号PBSIGNALS、许可位VRYBIT。控制逻辑130可向电压生成器122输出操作信号OPSIG，向地址解码器121输出行地址RADD，向读取和写入电路123输出读取和写入控制信号，并且向感测电路125输出许可位VRYBIT。另外，控制逻辑130可响应于通过感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是通过还是失败。
图3是示出图2的存储器单元阵列的示图。
参照图3，第一至第z存储块BLK1至BLKz共同连接到第一至第m位线BL1至BLm。在图3中，为便于描述，示出多个存储块BLK1至BLKz中的第一存储块BLK1中包括的元件，并且省略了其余存储块BLK2至BLKz中的每个存储块中包括的元件。应当理解的是，其余存储块BLK2至BLKz中的每个存储块可类似于第一存储块BLK1来配置。
第一存储块BLK1可包括多个单元串CS1_1至CS1_m(m为正整数)。第一至第m单元串CS1_1至CS1_m分别连接到第一至第m位线BL1至BLm。第一至第m单元串CS1_1至CS1_m中的每个单元串包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n为正整数)以及源极选择晶体管SST。
第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的漏极选择晶体管DST的栅极端子连接到漏极选择线DSL1。第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的第一至第n存储器单元MC1至MCn的栅极端子分别连接到第一至第n字线WL1至WLn。第一至第m单元串CS1_1至CS1_m中的每个单元串中包括的源极选择晶体管SST的栅极端子连接到源极选择线SSL1。
为便于描述，将参考多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述单元串的结构。然而，应当理解的是，其余单元串CS1_2至CS1_m中的每个单元串类似于第一单元串CS1_1来配置。
第一单元串CS1_1中包括的漏极选择晶体管DST的漏极端子连接到第一位线BL1。第一单元串CS1_1中包括的漏极选择晶体管DST的源极端子连接到第一单元串CS1_1中包括的第一存储器单元MC1的漏极端子。第一至第n存储器单元MC1至MCn彼此串联连接。第一单元串CS1_1中包括的源极选择晶体管SST的漏极端子连接到第一单元串CS1_1中包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中包括的源极选择晶体管SST的源极端子连接到公共源极线CSL。作为实施例，公共源极线CSL可共同连接到第一至第z存储块BLK1至BLKz。
图2的行线RL中包括漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1。由地址解码器121控制漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1。由控制逻辑130控制公共源极线CSL。由读取和写入电路123控制第一至第m位线BL1至BLm。
图4是示出根据本公开的实施例的存储器控制器控制多个存储器装置的方法的示图。
参照图4，存储器控制器200可分别通过第一通道CH1和第二通道CH2连接到多个存储器装置Die_11至Die_14和Die_21至Die_24。图4中的通道的数量和连接到每个通道的存储器装置的数量是示例性的，并且本公开所预期的实施例不限于此。
存储器装置Die_11至Die_14可共同连接到第一通道CH1。存储器装置Die_11至Die_14可通过第一通道CH1与存储器控制器200通信。
因为存储器装置Die_11至Die_14共同连接到第一通道CH1，所以一次仅一个存储器装置可以与存储器控制器200通信。然而，存储器装置Die_11至Die_14中的每个存储器装置的内部操作可同时执行。
存储器装置Die_21至Die_24可共同连接到第二通道CH2。存储器装置Die_21至Die_24可通过第二通道CH2与存储器控制器200通信。
因为存储器装置Die_21至Die_24共同连接到第二通道CH2，所以一次仅一个存储器装置可与存储器控制器200通信。存储器装置Die_21至Die_24中的每个存储器装置的内部操作可同时执行。
使用多个存储器装置的存储装置可通过使用数据交错，即使用交错方法的数据通信来提高性能。数据交错可以在两个或多个通路共享一个通道的结构中，通过移动或移位通路来执行数据读取操作或数据写入操作。对于数据交错，可以通道和通路为单位来管理存储器装置。为了最大化连接到每个通道的存储器装置的并行性，存储器控制器200可以以通道和通路为单位来分散或分布连续的逻辑存储器区域，并且分配连续的逻辑存储器区域。
例如，存储器控制器200可通过第一通道CH1，将命令、包括地址的控制信号以及数据传送到存储器装置Die_11。在存储器装置Die_11将所传送的数据编程到所包括的存储器单元中的同时，存储器控制器200可将命令、包括地址的控制信号以及数据传送到存储器装置Die_12。
在图4中，多个存储器装置可由四个通路WAY1至WAY4配置。第一通路WAY1可包括存储器装置Die_11和Die_21。第二通路WAY2可包括存储器装置Die_12和Die_22。第三通路WAY3可包括存储器装置Die_13和Die_23。第四通路WAY4可包括存储器装置Die_14和Die_24。
通道CH1和CH2中的每个通道可以是由连接到相应通道的存储器装置共享和使用的信号总线。
在图4中，已描述了两通道/四通路结构中的数据交错。然而，随着通道数量和通路数量的增加，交错可能更高效。
图5是示出根据本公开的实施例的超级块的示图。
参照图5，存储器装置Die_11至Die_14可共同连接到第一通道CH1。
在图5中，每个存储器装置可包括多个平面。然而，为便于描述，假设在本说明书中一个存储器装置包括一个平面。一个平面可包括多个存储块BLK1至BLKn(n为1或更大的自然数)，并且一个存储块可包括多个页面Page 1至Page k(k为1或更大的自然数)。
存储器控制器可以超级块为单位来控制共同连接到一个通道的多个存储器装置中包括的存储块。换言之，超级块可包括连接到公共通道的不同存储器装置中包括的至少两个存储块。
例如，存储器装置Die_11至Die_14中的每个存储器装置中包括的第一存储块BLK1可配置或构成第一超级块SB 1。存储器装置Die_11至Die_14中的每个存储器装置中包括的第二存储块BLK2可配置或构成第二超级块SB 2。以相同的方式，存储器装置Die_11至Die_14中的每个存储器装置中包括的第n存储块BLKn可配置或构成第n超级块SB n。因此，连接到第一通道CH1的存储器装置Die_11至Die_14可包括第一至第n超级块SB 1至SB n
超级块可由多个条带构成或包括多个条带。条带可与术语“超级页面”交换使用。
一个条带或超级页面可包括多个页面。例如，作为第一超级块SB 1的一部分的多个第一存储块BLK1的每个中的第一页面Page 1可配置或构成第一条带Stripe 1或第一超级页面Super Page 1。
因此，一个超级块可包括第一条带Stripe 1至第k条带Stripe k。可选地，一个超级块可包括第一超级页面Super Page 1至第k超级页面Super Page k。
当将数据存储在存储器装置DIE_11至DIE_14中或从存储器装置DIE_11至DIE_14读取所存储的数据时，存储器控制器可以条带为单位或以超级页面为单位来存储或读取数据。
图6是示出根据本公开的实施例的存储器控制器的配置和操作的示图。
参照图6，存储器装置100可包括流存储区域和非流存储区域。流存储区域可以是存储与由主机300提供的请求和流标识符对应的写入数据的区域。非流存储区域可以是存储由主机300提供的、缺少流标识符的写入数据的区域。根据存在流标识符还是缺少流标识符，由主机300提供的写入数据可被选择性地存储在流存储区域或非流存储区域中。
存储器控制器200可包括写入控制器210、写入历史管理器220、缓冲器230和垃圾收集控制器240。
写入控制器210可控制缓冲器230和存储器装置100，以将缓冲器230中存储的写入数据存储在存储器装置100中。
具体地，写入控制器210可向缓冲器230提供缓冲控制信息，使得作为响应，缓冲器230可将写入数据提供到存储器装置100。写入控制器210还可向存储器装置100提供编程命令以存储写入数据。
当写入控制器210从主机300接收针对流的设置请求时，写入控制器210可向缓冲器230提供用于分配与被请求的流对应的流缓冲区域的流设置信息。写入控制器210可向存储器装置100提供用于分配与被请求的流对应的流存储区域的流设置命令。
写入控制器210可从主机300接收与指示特定流的流标识符对应的写入数据。写入控制器210可将所接收的写入数据存储在缓冲器230中的对应于特定流的流缓冲区域中。写入控制器210可向存储器装置100提供编程命令，以将写入数据存储在存储器装置100中的对应于特定流的流存储区域中。
当写入控制器210从主机300接收到针对特定流的释放请求时，写入控制器210可向缓冲器230提供用于释放对应于该特定流的流缓冲区域的流设置信息。
写入控制器210可基于从写入历史管理器220提供的写入历史信息来控制缓冲器230所分配的流缓冲区域的大小。写入控制器210可向缓冲器230提供用于控制流缓冲区域的大小的流设置信息。
写入控制器210可基于写入历史信息中包括的、多个流存储区域中的每个流存储区域的写入操作频率，来计算每个流缓冲区域的写入资源。写入历史信息中包括的流存储区域的总写入计数值可以是流存储区域的写入操作频率的指示符或与流存储区域的写入操作频率相关联。
当写入操作频率较高时，对应于流存储区域的流缓冲区域的写入资源相对较低。当写入操作频率较低时，对应于流存储区域的流缓冲区域的写入资源相对较高。
在实施例中，当写入资源相对较高时，写入控制器210可减小流缓冲区域的大小，并且当写入资源相对较低时，可增加流缓冲区域的大小。在另一实施例中，写入控制器210可将具有较高写入资源的流缓冲区域的一部分分配给具有较低写入资源的流缓冲区域。
写入历史管理器220可对存储器装置100中的、与从主机300提供的流标识符对应的多个流存储区域中的每个流存储区域执行的写入操作的数量进行计数。
具体地，写入历史管理器220可存储设定时段期间的写入计数信息，即多个流存储区域中的每个流存储区域的写入计数值。写入历史管理器220可存储在每个设定时段中计算的写入计数信息。设定时段可以是预设长度的时间或者是在多个流存储区域中执行了预设数量的写入操作的时间段。
在实施例中，写入历史管理器220可存储写入计数信息直到达到预设数量。当所存储的写入计数信息的数量达到预设数量时，写入历史管理器220可利用新生成的写入计数信息来重写最早存储的写入计数信息。
对于多个流存储区域中的每个流存储区域，写入历史管理器220可基于多个所存储的写入计数信息来生成指示写入操作频率的写入历史信息。具体地，写入历史管理器220可针对每个流存储区域，将多个写入计数信息中的、多个流存储区域中的每个流存储区域的写入计数值与现有写入计数值相加。写入历史管理器220可基于相加总和的结果，生成包括每个流存储区域的总写入计数值的写入历史信息。
缓冲器230可根据从写入控制器210提供的流设置信息来分配具有默认大小的新的流缓冲区域。流缓冲区域可包括可变区域和固定区域。缓冲器230可响应于所接收的流设置信息来释放先前分配的流缓冲区域。
缓冲器230可响应于所接收的流设置信息来控制所分配的流缓冲区域的大小。缓冲器230可控制流缓冲区域中的可变区域的大小。
使用从写入历史管理器220提供的写入历史信息，垃圾收集控制器240可从存储器装置100中包括的多个流存储区域中选择目标流存储区域，以执行垃圾收集操作。
垃圾收集控制器240可计算对应于流存储区域的无效页面计数值。在实施例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的多个存储块的无效页面计数值的平均值。在另一实施例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的多个存储块的无效页面计数值的最大计数值。
使用每个流存储区域的无效页面计数值和写入历史信息中包括的总写入计数值，垃圾收集控制器240可计算每个流存储区域的校正无效页面计数值。垃圾收集控制器240可从多个流存储区域之中，选择具有最高的校正无效页面计数值的流存储区域作为目标流存储区域。
垃圾收集控制器240可控制存储器装置100以对目标流存储区域执行垃圾收集操作。
例如，垃圾收集控制器240可向存储器装置100提供命令，以读取目标流存储区域中包括的至少两个牺牲块中存储的有效数据。垃圾收集控制器240可向存储器装置100提供编程命令，以将所读取的有效数据存储在目标流存储区域中的空闲块中。垃圾收集控制器240可向存储器装置100提供擦除命令，以擦除该至少两个牺牲块。
图7是示出根据本公开的实施例的存储器装置中的流存储区域的示图。
参照图7，至少一个存储器装置100可包括多个流存储区域和非流存储区域。
存储器装置100可响应于由存储器控制器提供的流设置命令来分配流存储区域。流设置命令可以是响应于由主机提供的流设置请求，由存储器控制器向存储器装置100提供以分配与被请求的流对应的流存储区域的命令。
流存储区域可以是用于存储由主机提供的、与流标识符对应的写入数据的区域。非流存储区域可以是用于存储由主机提供的、缺少流标识符的写入数据的区域。
在实施例中，可以以参照图5描述的超级块为单位来分配流存储区域。根据流存储区域中是否存在足够的空间来存储写入数据，可向流存储区域新分配超级块，或者可释放所分配的超级块。例如，当被分配给流存储区域的超级块之中的、能够存储写入数据的空闲超级块的数量不足时，可向流存储区域分配新的超级块。相反，当空闲超级块的数量足够时，可释放已分配给流存储区域的空闲超级块。
在图7中，至少一个存储器装置100可包括第一至第n超级块SB 1至SB n。
可将第一超级块SB 1分配给第一流存储区域。换言之，第一流存储区域可包括第一超级块SB 1。可将第二和第三超级块SB 2和SB 3分配给第二流存储区域。第二流存储区域可包括第二和第三超级块SB 2和SB 3。第四至第n超级块SB 4至SB n可不具有所分配的特定流存储区域。因此，非流存储区域可包括第四至第n超级块SB 4至SB n
图8是示出根据本公开的实施例的图6的写入控制器210和写入历史管理器220的配置和操作的示图。
参照图8，写入控制器210可包括流管理器211。写入历史管理器220可包括写入计数器221和写入计数信息存储装置222。缓冲器230可包括第一流缓冲区域231-1、第二流缓冲区域231-2和非流缓冲区域232。
当流管理器211从主机300接收针对特定流的流设置请求时，流管理器211可向缓冲器230提供用于分配与被请求的流相对应的流缓冲区域的流设置信息。流管理器211可向存储器装置100提供用于分配与被请求的流相对应的流存储区域的流设置命令。
当流管理器211从主机300接收针对特定流的释放请求(未示出)时，流管理器211可向缓冲器230提供用于释放与该特定流对应的流缓冲区域的流设置信息。
流管理器211可基于从写入计数信息存储装置222提供的写入历史信息来控制缓冲器230所分配的流缓冲区域的大小。流管理器211可向缓冲器230提供用于控制流缓冲区域的大小的流设置信息。
流管理器211可基于写入历史信息中包括的、多个流存储区域中的每个流存储区域的写入操作频率来计算流缓冲区域的写入资源。
写入资源指示与流存储区域对应的流缓冲区域中的可用区域的大小。写入资源可以是根据对流存储区域测量的写入操作频率来确定与流存储区域对应的流缓冲区域在大小上是足够还是不足够的相对值。写入资源与写入操作频率成反比。
例如，与写入操作频率相对较低的流存储区域相比，写入操作频率相对较高的流存储区域的流缓冲区域的大小可能不足够。因此，可确定与对应于写入操作频率相对较低的流存储区域的流缓冲区域相比，对应于写入操作频率相对较高的流存储区域的流缓冲区域具有相对更小或更少的写入资源。
在实施例中，可基于写入历史信息中包括的流存储区域的总写入计数值来计算写入操作频率。因此，可确定与对应于总写入计数值较低的流存储区域的流缓冲区域相比，对应于总写入计数值较高的流存储区域的流缓冲区域具有相对更小或更少的写入资源。
在实施例中，流管理器211可控制缓冲器230来减小写入资源较大或较多的第一流缓冲区域231-1的大小，并且增加写入资源较小或较少的第二流缓冲区域231-2的大小。在另一实施例中，流管理器211可控制缓冲器230以将写入资源较大的第一流缓冲区域231-1的一部分分配给写入资源较小的第二流缓冲区域231-2。
写入计数器221可结合从主机300接收的写入请求中包括的流标识符，来对存储器装置100的多个流存储区域中的每个流存储区域执行的写入操作的数量进行计数。
具体地，写入计数器221可将设定时段期间的多个流存储区域中的每个流存储区域的写入计数值作为写入计数信息存储在写入计数信息存储装置222中。写入计数器221可在每个设定时段，将写入计数信息存储在写入计数信息存储装置222中。设定时段可以是预设长度的时间段或者在多个流存储区域中执行了预设数量的写入操作的时间段。
在实施例中，写入计数信息存储装置222可存储写入计数信息直到达到预设数量。当写入计数信息存储装置222中存储的写入计数信息的数量达到预设数量时，写入计数器221可利用新生成的写入计数信息来重写最早存储的写入计数信息。
使用所存储的多个写入计数信息，写入计数信息存储装置222可生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。具体地，所存储的多个写入计数信息包括多个流存储区域中的每个流存储区域的写入计数值。写入计数信息存储装置222可将多个流存储区域中的每个流存储区域的写入计数值相加，以计算总写入计数值。使用总的相加结果，写入计数信息存储装置222可生成包括多个流存储区域中的每个流存储区域的总写入计数值的写入历史信息。
缓冲器230可根据从流管理器211提供的流设置信息来分配新的流缓冲区域。缓冲器230可根据流设置信息来释放先前分配的流缓冲区域。缓冲器230可根据流设置信息来控制所分配的流缓冲区域的大小。缓冲器230可将除了所分配的流缓冲区域之外的缓冲存储器区域分配给非流缓冲区域232。
图9是示出根据本公开的实施例的图8的写入计数信息存储装置的示图。
参照图9，写入计数信息存储装置可存储多个写入计数信息。
写入计数信息可包括在设定时段期间的对多个流存储区域中的每个流存储区域执行的写入操作的数量。设定时段可以是预设长度的时间或者对多个流存储区域执行了预设数量的写入操作的时间段。写入计数信息存储装置222可存储每个设定时段和各个设定时段中的写入计数信息。
在实施例中，写入计数信息存储装置可存储多达预设数量的写入计数信息。当写入计数信息存储装置222中存储的写入计数信息的数量达到预设数量时，可利用新生成的写入计数信息来重写最早存储的写入计数信息。
例如，写入计数信息存储装置可存储四个写入计数信息。当对第一至第三流存储区域Stream 1至Stream 3执行了100个写入操作时，每个写入计数信息可包括对第一至第三流存储区域Stream 1至Stream 3中的每个流存储区域执行的写入操作的数量。
在实施例中，索引为1、2和4的写入计数信息可以是对应于已完成的存储操作的写入计数信息。在示例中，索引为2的写入计数信息可以是最近完成的存储操作的写入计数信息，而索引为4的写入计数信息可以是最早完成的存储操作的写入计数信息。
索引为3的写入计数信息可以是未完成的存储操作的写入计数信息。换言之，索引为3的写入计数信息可以是当前正在生成的写入计数信息。
当对索引为3的第一至第三流存储区域Stream 1至Stream 3执行的写入操作的数量达到100时，可完成索引为3的写入计数信息的存储。此后，下一个生成的写入计数信息可重写索引为4的写入计数信息。以这种方式，写入计数信息存储装置中存储的写入计数信息可以随着索引循环、以先进先出或环绕的方法来管理。
写入计数信息存储装置222可使用所存储的多个写入计数信息，来生成指示多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。具体地，所存储的多个写入计数信息包括多个流存储区域中的每个流存储区域的写入计数值。写入计数信息存储装置222可将多个流存储区域中的每个流存储区域的写入计数值相加，以计算总写入计数值。使用所存储的多个写入计数信息，写入计数信息存储装置222可生成包括每个流存储区域的总写入计数值的写入历史信息。
在实施例中，写入历史信息可包括多个流存储区域中的每个流存储区域的总写入计数值。可针对每个流存储区域，通过对写入计数信息存储装置中存储的、多个流存储区域中的每个流存储区域的写入计数值进行求和来获得总写入计数值。
在图9中，可基于完成存储的、索引为1、2和4的写入计数信息来生成写入历史信息。写入历史信息中包括的第一至第三流存储区域Stream 1至Stream 3中的每个流存储区域的总写入计数值可通过对每个流存储区域的索引为1、2和4的写入计数值进行求和来获得。
例如，参照图9，第一流存储区域Stream 1的总写入计数值可以是100。第二流存储区域Stream 2的总写入计数值可以是零。第三流存储区域Stream 3的总写入计数值可以是200。
在各个实施例中，可基于已完成存储的写入计数信息以及当前正在生成的写入计数信息来生成写入历史信息。在示例中，第一流存储区域Stream 1的总写入计数值可以是150。第二流存储区域Stream 2的总写入计数值可以是零。第三流存储区域Stream 3的总写入计数值可以是230。
写入历史信息中包括的每个流存储区域的总写入计数值可指示每个流存储区域的写入操作频率或者与每个流存储区域的写入操作频率相关联。总写入计数值越高，对流存储区域执行的写入操作的频率越高。总写入计数值越低，对流存储区域执行的写入操作的频率越低。
流存储区域的写入操作的频率越低，对应于流存储区域的流缓冲区域的写入资源越多。流存储区域的写入操作的频率越高，对应于流存储区域的流缓冲区域的写入资源越少。
参照图9，例如，因为第二流存储区域Stream 2的总写入计数值为最低的0，所以写入操作频率也可能最低。因此，对应于第二流存储区域Stream 2的流缓冲区域的写入资源可能最多或最大。相反，第三流存储区域Stream 3的总写入计数值为最高的200，因此写入操作频率可能最高。因此，对应于第三流存储区域Stream 3的流缓冲区域的写入资源可能最少或最小。因为第一流存储区域Stream 1的总写入计数值为中间的100，所以写入操作频率落在其它两个写入操作频率之间。因此，对应于第一流存储区域Stream 1的流缓冲区域的写入资源可能在大小或数量上相对中等。
图10是示出根据本发明的实施例的流缓冲区域的大小控制的示图。
参照图10，第一至第三流缓冲区域中的每个流缓冲区域可具有默认大小，并且每个流缓冲区域可包括可变区域和固定区域。
通过参考参照图9描述的写入历史信息，可控制或修改第一至第三流缓冲区域的大小。
参照图9和图10，可将第一流缓冲区域的总写入计数值设置为100，其中100为第一流存储区域的总写入计数值。可将第二流缓冲区域的总写入计数值设置为0，其中0为第二流存储区域的总写入计数值。可将第三流缓冲区域的总写入计数值设置为200，其中200为第三流存储区域的总写入计数值。
在实施例中，可将具有较大写入资源的第二流缓冲区域的可变区域分配给每个具有较少写入资源的第一和第三流缓冲区域。可基于第一和第三流缓冲区域的总写入计数值，来将第二流缓冲区域的可变区域分配给第一和第三流缓冲区域。
在示例中，写入历史信息中包括的总写入计数总和可以是300，因此第一流缓冲区域的总写入计数值所占的比率可以是1/3(100/300)。第三流缓冲区域的总写入计数值所占的比率可以是2/3(200/300)。
因此，可将作为第二流缓冲区域的可变区域的1/3的S1区域分配给第一流缓冲区域，并且可将作为第二流缓冲区域的可变区域的2/3的S2区域分配给第三流缓冲区域。
在另一实施例中，可将具有相对较多或较大写入资源的第二流缓冲区域的整个区域分配给每个具有相对较少或较小写入资源的第一流缓冲区域和第三流缓冲区域。在另一实施例中，可(根据写入历史信息)来将新的缓冲存储器区域分配给写入资源较少的第一和第三流缓冲区域，而不考虑第二流缓冲区域的写入资源的大小。
图11是示出根据图10的实施例的控制存储器控制器的流缓冲区域的大小的操作的流程图。
参照图11，在步骤S1101中，存储器控制器可存储存储器装置中的多个流存储区域中的每个流存储区域的写入计数值。写入计数值可以是对流存储区域执行的写入操作的数量。
在步骤S1103中，存储器控制器可基于或使用所存储的写入计数值来计算总写入计数值，以生成指示或对应于多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息。
在步骤S1105中，存储器控制器可基于或使用(写入历史信息中包括的)指示写入操作频率或与写入操作频率相关联的总写入计数值，来计算对应于每个流存储区域的流缓冲区域的写入资源。
在步骤S1107中，存储器控制器可基于所计算的写入资源来控制流缓冲区域的大小。具体地，存储器控制器可增加写入资源较少的流缓冲区域的大小，并且减少写入资源较多的流缓冲区域的大小。
图12是示出根据本公开的实施例的垃圾收集操作的示图。
参照图12，垃圾收集操作可以是在资源不足的情况下，将至少两个牺牲块中存储的有效数据复制到空闲块，并且擦除该至少两个牺牲块以释放块或使块空闲的操作。
例如，存储块BLK 1和BLK 2可以是牺牲块。存储块BLK 3可以是空闲块。
牺牲块BLK 1的页面Page 2和Page 4中存储的数据可以是有效数据。牺牲块BLK 2的页面Page 2和Page 3中存储的数据可以是有效数据。可将牺牲块BLK 1和BLK 2中存储的有效数据复制到空闲块BLK 3。可将存储有效数据的空闲块BLK 3设置为数据块。此后，牺牲块BLK 1和BLK 2可被擦除，然后被设置为空闲块。
图13是示出根据本公开的实施例的选择待执行垃圾收集操作的流存储区域的操作的示图。
参照图13，第一流存储区域可包括第一至第四存储块BLK1至BLK4。第二流存储区域可包括第五至第八存储块BLK5至BLK8。图13中的每个流存储区域中包括的存储块的数量是说明性的，并且在本公开所预期的实施例中，存储块的数量不限于此。
存储器装置的每个流存储区域可包括多个存储块。无效页面计数(IPC)可以是存储块中包括的页面之中的存储无效数据的页面的数量。
当在具有大量的无效页面计数值较高的存储块的流存储区域中执行垃圾收集操作时，垃圾收集操作可能更高效。可基于或使用无效页面计数值来确定待执行垃圾收集操作的目标流存储区域。
在实施例中，流存储区域的无效页面计数值可以是流存储区域中包括的所有存储块的无效页面计数值的平均值。
例如，对应于第一流存储区域的平均无效页面计数值可以是70。对应于第二流存储区域的平均无效页面计数值可以是80。在该示例中，可选择第二流存储区域作为待执行垃圾收集操作的目标流存储区域。
在另一实施例中，对应于流存储区域的无效页面计数值可以是流存储区域中包括的所有存储块的无效页面计数值之中的最高值。
例如，对应于第一流存储区域的无效页面计数值可以是100。对应于第二流存储区域的无效页面计数值可以是95。在这种情况下，可选择第一流存储区域作为待执行垃圾收集操作的目标流存储区域。
在垃圾收集操作期间，可按照增加无效页面计数值或增加平均无效页面计数值的顺序，来将目标流存储区域中包括的存储块之中的至少两个牺牲块中存储的有效数据传送到空闲块。此后，该至少两个牺牲块可被擦除，然后被设置为空闲块。
图14是示出根据本公开的实施例的校正无效页面计数值的示图。
参照图14，可基于写入历史信息中包括的现有无效页面计数值IPC和总写入计数值TotWC来计算校正无效页面计数值。
具体地，校正无效页面计数值可以是通过将无效页面计数值IPC与通过将校正系数(a)乘以总写入计数值TotWC而获得的值相加而获得的值。根据总写入计数值和无效页面计数值之间的相关性，可在从-1至1(包括-1和1)的范围内不同地设置校正系数(a)。换言之，可根据流存储区域的写入操作频率和无效页面计数值之间的相关性来不同地设置校正系数(a)。在图14中，假设校正系数(a)为0.5。
在图14中，假设对应于流存储区域的无效页面计数值是该流存储区域中包括的存储块的无效页面计数值之中的最高值。
参照图13，对应于第一流存储区域Stream 1的最高无效页面计数值可以是100，对应于第二流存储区域Stream 2的最高无效页面计数值可以是95。在图14中，写入历史信息中包括的第一流存储区域Stream 1的总写入计数值TotWC可以是40，并且第二流存储区域Stream 2的总写入计数值TotWC可以是60。
参照图14，对应于第一流存储区域Stream 1的校正无效页面计数值可被计算为120。对应于第二流存储区域Stream 2的校正无效页面计数值可被计算为125。
在校正之前，第一流存储区域的无效页面计数值100可大于第二流存储区域的无效页面计数值95。因此，在校正之前，可选择第一流存储区域作为待执行垃圾收集操作的目标流存储区域。
在校正之后，第二流存储区域的校正无效页面计数值125可大于第一流存储区域的校正无效页面计数值120。因此，在校正之后，可选择第二流存储区域作为待执行垃圾收集操作的目标流存储区域。
图15是示出图14的校正无效页面计数值的示图。
参照图15，横轴可指示时间，纵轴可指示对应于流存储区域的无效页面计数值。
随着对存储块的写入操作的数量增加，存储块的无效页面计数也可能增加。因此，可预测的是，如果流存储区域的写入操作频率较高，则该流存储区域中包括的存储块的无效页面计数也会增加。可预测的是，如果流存储区域具有较高的写入操作频率，则对应于该流存储区域的无效页面计数值也会增加。
因此，可基于流存储区域的写入操作频率来估计对应于该流存储区域的无效页面计数值。可基于流存储区域的总写入计数值来预测对应于该流存储区域的无效页面计数值。
在图15中，时间点t1可以是选择待执行垃圾收集操作的目标流存储区域的当前时间点。时间点t2可以是预测完成垃圾收集操作时的时间点。
时间点t2处的无效页面计数值可以是基于指示时间点t1之前的流存储区域的写入操作频率的总写入计数值而预测的流存储区域的无效页面计数值。换言之，在时间点t2处的无效页面计数值可以是参照图14描述的校正无效页面计数值。时间点t2处的无效页面计数值可以是在不考虑由于执行垃圾收集操作而引起的无效页面计数值的减少效果的情况下的预测值。
在时间点t1，选择第一流存储区域作为目标流存储区域可能更高效。然而，在完成垃圾收集操作的时间点t2，选择第二流存储区域作为目标流存储区域可能更高效。
换言之，在时间点t1处，选择在时间点t2处被预期为具有更高的无效页面计数值的第二流存储区域作为目标流存储区域可能使垃圾收集操作更高效。
根据本公开的实施例，可通过使用指示流存储区域的写入操作频率的总写入计数值，来选择被预测为使垃圾收集操作更高效的流存储区域作为目标流存储区域。
图16是示出根据图14的实施例的存储器控制器的操作的流程图。
参照图16，在步骤S1601中，存储器控制器可计算对应于流存储区域的无效页面计数值。在示例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的存储块的无效页面计数值的平均值。在另一示例中，对应于流存储区域的无效页面计数值可以是该流存储区域中包括的存储块的无效页面计数值之中的最高值。
在步骤S1603中，存储器控制器可通过使用流存储区域的无效页面计数值和写入历史信息中包括的总写入计数值来计算校正无效页面计数值。
在步骤S1605中，存储器控制器可基于最高的校正无效页面计数值，来在存储器装置的多个流存储区域之中选择流存储区域。
在步骤S1607中，存储器控制器可控制存储器装置以对所选择的流存储区域执行垃圾收集操作。
图17是示出图1的存储器控制器的另一实施例的示图。
参照图17，存储器控制器1000连接到主机Host和存储器装置。存储器控制器1000被配置成响应于来自主机Host的请求来访问存储器装置。例如，存储器控制器1000被配置成控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000被配置成提供存储器装置与主机Host之间的接口。存储器控制器1000被配置成驱动控制存储器装置的固件。
存储器控制器1000可包括处理器1010、存储器缓冲器1020、错误校正器(ECC)1030、主机接口1040、缓冲器控制器1050、存储器接口1060和总线1070。
总线1070可被配置成提供存储器控制器1000的组件之间的通道。
处理器1010可控制存储器控制器1000的全部操作，并且可执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过闪存转换层(FTL)将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。闪存转换层(FTL)可接收逻辑块地址(LBA)，并且可使用映射表来将该逻辑块地址(LBA)转换成物理块地址(PBA)。根据映射单元，存在闪存转换层的各种地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010被配置成使从主机Host接收的数据随机化。例如，处理器1010可使用随机化种子来使从主机Host接收的数据随机化。随机化的数据作为待存储的数据提供到存储器装置，并且被编程到存储器单元阵列中。
处理器1010被配置成使在读取操作期间从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机Host。
作为实施例，处理器1010可通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010运行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正器1030可执行错误校正。错误校正器1030可基于待通过存储器接口1060写入到存储器装置的数据来执行错误校正码编码(ECC编码)。经错误校正编码的数据可通过存储器接口1060而传送到存储器装置。错误校正器1030可对通过存储器接口1060从存储器装置接收的数据执行错误校正解码(ECC解码)。作为示例，错误校正器1030可作为存储器接口1060的组件而被包括在存储器接口1060中。
主机接口1040被配置成在处理器1010的控制下与外部主机通信。作为非限制性示例，主机接口1040可被配置成使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片互联(HSIC)、小型计算机***接口(SCSI)、***组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及负载减小的DIMM(LRDIMM)。
缓冲器控制器1050被配置成在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置成在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。
作为示例，存储器控制器1000不包括存储器缓冲器1020和缓冲器控制器1050。
作为示例，处理器1010可使用代码来控制存储器控制器1000的操作。处理器1010可从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。
作为示例，存储器控制器1000的总线1070可被划分成控制总线和数据总线。数据总线可被配置成在存储器控制器1000内传送数据，控制总线可被配置成在存储器控制器1000内传送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离，并且可既不互相干扰也不互相影响。数据总线可连接到主机接口1040、缓冲器控制器1050、错误校正器1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。
图18是示出根据本公开的实施例的使用存储装置的存储卡***的框图。
参照图18，存储卡***2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置成访问存储器装置2200。例如，存储器控制器2100可被配置成控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置成提供存储器装置2200与主机Host之间的接口。存储器控制器2100被配置成驱动控制存储器装置2200的固件。存储器控制器2100可与参照图1描述的存储器控制器200等同地进行实施。
作为示例，存储器控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正器的组件。
存储器控制器2100可通过连接器2300与外部装置通信。存储器控制器2100可根据特定通信标准与外部装置(例如，主机)通信。作为示例，存储器控制器2100被配置成通过诸如以下的各种通信标准中的至少一种与外部装置通信：例如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及NVMe。作为示例，连接器2300可由上述各种通信标准中的至少一种来限定。
作为示例，存储器装置2200可被配置成诸如以下的各种非易失性存储器元件：例如电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)以及通用闪存(UFS)。
图19是示出根据本公开的实施例的使用存储装置的固态驱动器(SSD)***的框图。
参照图19，SSD***3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪速存储器3221至322n、辅助电力装置3230和缓冲存储器3240。
根据本公开的实施例，SSD控制器3210可执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。作为示例，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如以下的接口中的至少一种来限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙或NVMe。
辅助电力装置3230通过电源连接器3002连接到主机3100。辅助电力装置3230可从主机3100接收电力PWR，并且可进行充电。当从主机3100供应的电力不平稳时，辅助电力装置3230可提供SSD 3200的电力。作为示例，辅助电力装置3230可位于SSD 3200中，或者可位于SSD 3200外部。例如，辅助电力装置3230可位于主板上，并且可向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可临时存储闪速存储器3221至322n的元数据(例如，映射表)。例如，缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图20是示出根据本公开的实施例的使用存储装置的用户***的框图。
参照图20，用户***4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可驱动用户***4000中包括的组件、操作***(OS)、用户程序等。作为示例，应用处理器4100可包括控制用户***4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可被设置为片上***(SoC)。
存储器模块4200可作为用户***4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。作为示例，应用处理器4100和存储器模块4200可基于堆叠封装(POP)来封装，并且作为一个半导体封装来提供。
网络模块4300可与外部装置通信。作为示例，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。作为示例，网络模块4300可包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。可选地，存储模块4400可将存储在存储模块4400中的数据传送到应用处理器4100。作为示例，存储模块4400可被实施为诸如以下的非易失性半导体存储器元件：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存以及三维NAND闪存。作为示例，存储模块4400可被设置为可移动存储装置(可移动驱动器)，诸如用户***4000的存储卡和外部驱动器。
作为示例，存储模块4400可以与上面参照图1描述的存储装置50相同或基本上相同的方式操作。存储模块4400可包括多个非易失性存储器装置，并且多个非易失性存储器装置可与参照图1描述的存储器装置100相同或基本上相同地操作。
用户接口4500可包括向应用处理器4100输入数据或指令或者将数据输出到外部装置的接口。作为示例，用户接口4500可包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。

Claims (20)

1.一种存储器控制器，所述存储器控制器控制至少一个存储器装置，所述至少一个存储器装置包括多个流存储区域，所述存储器控制器包括：
缓冲器，存储写入数据；
写入历史管理器，存储所述多个流存储区域中的每个流存储区域的写入计数值，并且基于所述写入计数值来生成指示所述多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息；
写入控制器，控制所述至少一个存储器装置以存储从所述缓冲器提供的所述写入数据；以及
垃圾收集控制器，控制所述至少一个存储器装置以对基于所述写入历史信息而从所述多个流存储区域之中选择的目标流存储区域执行垃圾收集操作。
2.根据权利要求1所述的存储器控制器，其中所述写入历史管理器通过对所述多个流存储区域中的每个流存储区域的写入计数值求和来生成所述写入历史信息，所述写入历史信息包括所述多个流存储区域中的每个流存储区域的总写入计数值。
3.根据权利要求1所述的存储器控制器，其中所述写入历史管理器将在设定时段中对所述多个流存储区域中的每个流存储区域执行的写入操作的数量存储为写入计数信息。
4.根据权利要求3所述的存储器控制器，其中所述设定时段是预定长度的时间段。
5.根据权利要求3所述的存储器控制器，其中所述设定时段是所述至少一个存储器装置执行了预设数量的写入操作的时间段。
6.根据权利要求3所述的存储器控制器，其中当所述写入历史管理器中存储的写入计数信息的数量达到预设数量时，所述写入历史管理器利用新生成的写入计数信息来重写最早存储的写入计数信息。
7.根据权利要求2所述的存储器控制器，其中所述缓冲器包括分别对应于所述多个流存储区域的多个流缓冲区域，并且
所述写入控制器基于所述写入历史信息来控制所述多个流缓冲区域中的每个流缓冲区域的大小。
8.根据权利要求7所述的存储器控制器，其中所述多个流缓冲区域中的每个流缓冲区域包括固定区域和可变区域，并且
其中所述写入控制器基于所述写入历史信息来控制所述多个流缓冲区域中的每个流缓冲区域中的所述可变区域的大小。
9.根据权利要求7所述的存储器控制器，
其中将所述多个流缓冲区域的总写入计数值设置为相应的多个流存储区域的总写入计数值，并且
其中所述多个流缓冲区域之中的第二流缓冲区域的总写入计数值大于所述多个流缓冲区域之中的第一流缓冲区域的总写入计数值时，所述写入控制器减小所述第一流缓冲区域的大小，并且增加所述第二流缓冲区域的大小。
10.根据权利要求9所述的存储器控制器，其中所述写入控制器将所述第一流缓冲区域的一部分分配给所述第二流缓冲区域。
11.根据权利要求9所述的存储器控制器，其中当至少一个或多个流缓冲区域中的每个流缓冲区域的总写入计数值小于所述第一流缓冲区域的总写入计数值时，所述写入控制器将所述第一流缓冲区域的一部分分配给所述至少一个或多个流缓冲区域。
12.根据权利要求2所述的存储器控制器，其中所述垃圾收集控制器使用所述多个流存储区域中的每个流存储区域的无效页面计数值和所述总写入计数值来计算校正无效页面计数值，并且基于所述校正无效页面计数值来选择所述目标流存储区域。
13.根据权利要求12所述的存储器控制器，其中所述多个流存储区域中的每个流存储区域的无效页面计数值是所述每个流存储区域中的多个存储块的无效页面计数值的平均值。
14.根据权利要求12所述的存储器控制器，其中所述多个流存储区域中的每个流存储区域的无效页面计数值是所述每个流存储区域中的多个存储块的无效页面计数值中的最高值。
15.根据权利要求12所述的存储器控制器，其中所述垃圾收集控制器从所述目标流存储区域中的多个存储块之中选择至少两个牺牲块，并且控制所述至少一个存储器装置以将所述至少两个牺牲块中存储的有效数据复制到所述目标流存储区域中包括的多个存储块之中的空闲块。
16.根据权利要求1所述的存储器控制器，其中所述多个流存储区域中的每个流存储区域包括至少两个存储块，并且
其中所述至少两个存储块被包括在所述至少一个存储器装置之中的不同存储器装置中。
17.一种操作存储器控制器的方法，所述存储器控制器控制至少一个存储器装置，所述至少一个存储器装置包括多个流存储区域，所述方法包括：
存储设定时段中的所述多个流存储区域中的每个流存储区域的多个写入计数值；
基于所述多个写入计数值，生成指示所述多个流存储区域中的每个流存储区域的写入操作频率的写入历史信息；以及
控制所述至少一个存储器装置以对基于所述写入历史信息而从所述多个流存储区域之中选择的目标流存储区域执行垃圾收集操作。
18.根据权利要求17所述的方法，其中所述控制包括：
使用所述多个流存储区域中的每个流存储区域的无效页面计数值和写入操作频率来计算校正无效页面计数值；以及
基于所述校正无效页面计数值来从所述多个流存储区域之中选择所述目标流存储区域。
19.根据权利要求17所述的方法，进一步包括：
使用所述写入历史信息来控制分别对应于所述多个流存储区域的多个流缓冲区域中的每个流缓冲区域的大小。
20.根据权利要求17所述的方法，其中所述设定时段是预定长度的时间段和对所述多个流存储区域执行了预设数量的写入操作的时间段中的任意一个。
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