CN112289802B - 位线驱动装置及其制造方法、3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种位线驱动装置及其制造方法、3D存储器件及其制造方法，该位线驱动装置包括半导体层以及基于半导体层形成的多个半导体器件，每个半导体器件包括：栅介质层，位于半导体层表面；栅极导体，位于栅介质层上；第一掺杂区，在位于半导体层中掺杂形成的，并位于栅极导体的一侧；漏区，是在半导体层中的第一掺杂区中再掺杂形成的；源区，位于半导体层中，并位于栅极导体的另一侧；以及第二掺杂区，位于栅极导体与漏区之间，至少部分是在半导体层中的第一掺杂区中再掺杂，其中，半导体层为第一掺杂类型，源区、漏区、第一掺杂区以及第二掺杂区为第二掺杂类型，第一掺杂类型与第二掺杂类型相反。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种位线驱动装置及其制造方法、3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
***电路作为3D存储器件的核心部件之一，其主要用于逻辑运算以及通过金属连线控制各存储单元的开关状态，以实现数据的读取、写入以及擦除。而随着3D存储单器件的存储密度的提高，对***电路的耐高电压要求也越来越高。
鉴于上述问题，目前迫切需要提供一种有效提高半导体器件耐高电压性能的制作方法。
发明内容
鉴于上述问题，本公开的目的在于提供一种位线驱动装置及其制造方法、3D存储器件及其制造方法，通过在栅极导体与漏区之间形成第二掺杂区，且至少部分是在第一掺杂区中再掺杂形成的，从而使得第一掺杂区与第二掺杂区的叠加掺杂浓度高于第一掺杂区的掺杂浓度，从而提高了位线驱动装置中半导体器件的耐高电压性能。
根据本发明实施例的第一方面，提供了一种位线驱动装置，包括半导体层以及基于所述半导体层形成的多个半导体器件，至少一个所述半导体器件包括：栅介质层，位于所述半导体层表面；栅极导体，位于所述栅介质层上；第一掺杂区，在所述半导体层中掺杂形成的，并位于所述栅极导体的一侧；漏区，是在所述半导体层中的所述第一掺杂区中再掺杂形成的；源区，位于所述半导体层中，并位于所述栅极导体的另一侧；以及第二掺杂区，位于所述栅极导体与所述漏区之间，至少部分是在所述半导体层中的所述第一掺杂区中再掺杂形成的，其中，所述半导体层为第一掺杂类型，所述源区、所述漏区、所述第一掺杂区以及所述第二掺杂区的为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
可选地，所述第一掺杂区的掺杂浓度小于所述漏区与所述第一掺杂区的叠加掺杂浓度，所述第一掺杂区与所述第二掺杂区的叠加掺杂浓度高于所述第一掺杂区的掺杂浓度。
可选地，还包括隔离结构，位于所述半导体层中，并围绕每个所述半导体器件，相邻的所述半导体器件被所述隔离结构分隔。
可选地，所述第二掺杂区与所述漏区分隔。
可选地，所述第二掺杂区的结深小于所述第一掺杂区的结深。
可选地，所述第一掺杂区覆盖所述第二掺杂区的至少部分下表面。
可选地，所述第二掺杂区与所述第一掺杂区中靠近所述栅极导体的边缘区域接触。
可选地，沿第一方向，多个所述半导体器件平行排布，所述第一方向垂直于所述半导体层的厚度方向，并且还垂直于每个所述半导体器件的所述漏区至所述源区的延伸方向。
根据本发明实施例的第二方面，提供了一种3D存储器件，包括如上所述的位线驱动装置。
根据本发明实施例的第三方面，提供了一种位线驱动装置的制造方法，在所述半导体层表面形成栅介质层；在所述栅介质层上形成栅极导体；在所述半导体层中掺杂第一掺杂区，所述第一掺杂区位于所述栅极导体的一侧；在所述半导体层中的所述第一掺杂区中再掺杂以形成漏区；在所述半导体层中形成源区，所述源区位于所述栅极导体的另一侧；以及在所述栅极导体与所述漏区之间形成第二掺杂区，至少部分所述第二掺杂区是在所述半导体层中的所述第一掺杂区中再掺杂形成的，其中，所述半导体层为第一掺杂类型，所述源区、所述漏区、所述第一掺杂区以及所述第二掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反。
可选地，所述第一掺杂区的掺杂浓度小于所述漏区与所述第一掺杂区的的叠加掺杂浓度，所述第一掺杂区与所述第二掺杂区的叠加掺杂浓度高于所述第一掺杂区的掺杂浓度。
优选地，还包括在所述半导体层中形成隔离结构，所述隔离结构围绕每个所述半导体器件，相邻的所述半导体器件被所述隔离结构分隔。
优选地，所述第二掺杂区与所述漏区分隔。
优选地，所述第二掺杂区的结深小于所述第一掺杂区的结深。
优选地，所述第一掺杂区覆盖所述第二掺杂区的至少部分下表面。
优选地，所述第二掺杂区与所述第一掺杂区中靠近所述栅极导体的边缘区域接触。
优选地，沿第一方向，多个所述半导体器件平行排布，所述第一方向垂直于所述半导体层的厚度方向，并且还垂直于每个所述半导体器件的所述漏区至所述源区的延伸方向。
根据本发明实施例的第四方面，提供了一种3D存储器件的制造方法，包括采用如上制造方法形成线驱动装置。
根据本发明实施例提供的位线驱动装置及其制造方法、3D存储器件及其制造方法，在位线驱动装置的至少一个半导体器件中，通过在半导体层中形成与漏区同为第二掺杂类型的第一掺杂区，增加了该半导体器件的第二掺杂类型杂质的掺杂浓度，从而提高了相邻的半导体器件之间的穿通电压。又由于漏区是在半导体层中的第一掺杂区中再次掺杂形成的，因此，第一掺杂区的掺杂浓度小于漏区与第一掺杂区的叠加掺杂浓度，通过在栅极导体与漏区之间形成第二掺杂区，且至少部分第二掺杂区是在半导体层中的第一掺杂区再次掺杂形成的，第二掺杂区与第一掺杂区的掺杂类型相同，从而使得第二掺杂区与第一掺杂区的叠加掺杂浓度高于原第一掺杂区的掺杂浓度，或者说又进一步增加了第一掺杂区所在区域的第二掺杂类型杂质的整体掺杂浓度，从而提高了在同一半导体器件中的漏-源穿通电压，进而提高了该半导体器件的漏-衬底击穿电压。
在该半导体器件中，由于第二掺杂区与漏区分隔，从而在形成第二掺杂区的情况下，并不会增加原有的漏区处的结深，也不会因为结深的因素导致相邻的半导体器件之间的穿通电压降低。
在该半导体器件中，由于第二掺杂区的结深小于第一掺杂区的结深，从而在形成第二掺杂区的情况下，并不会增加原有的第一掺杂区的结深，也不会因为结深的因素导致相邻的半导体器件之间的穿通电压降低。
此外，由于设置第二掺杂区增加了第一掺杂区所在区域的第二掺杂类型杂质的整体掺杂浓度，又进一步提高了相邻的半导体器件之间的穿通电压。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图2示出了3D存储器件的透视图。
图3a示出了相关技术的位线驱动装置的俯视图。
图3b示出了沿图3a中AA线的截面图。
图3c示出了沿图3a中BB线的截面图。
图4a与图4b示出了相关技术的位线驱动装置的原理示意图。
图5a示出了本发明实施例的位线驱动装置的俯视图。
图5b示出了沿图5a中AA线的截面图。
图5c示出了沿图5a中BB线的截面图。
图5d示出了沿图5a中CC线的截面图。
图6a与图6b示出了本发明实施例的位线驱动装置的原理示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。
图2示出3D存储器件的透视图。其中，为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
在3D存储器件中，还包括***电路，***电路作为3D存储器件的核心部件之一，其主要用于逻辑运算以及通过金属连线控制各存储单元的开关状态，以实现数据的读取、写入以及擦除，其中，***电路包括位线驱动装置。
图3a示出了相关技术的位线驱动装置的俯视图，图3b示出了沿图3a中AA线的截面图，图3c示出了沿图3a中BB线的截面图，为了清楚起见，在图3a中未示出栅介质层215。
如图3a至图3c所示，在相关技术中，位线驱动装置200包括：半导体层201、隔离结构211以及基于半导体层201形成的多个半导体器件，其中，隔离结构211位于半导体层201中以将各个半导体器件分隔，在一些示例中，半导体层201可以包括衬底。为了清楚起见，在图3a中仅示出了两个半导体器件210a与210b。然而该示例并不限于此，本领域技术人员可以根据需要对半导体器件的数量进行其他设置。
半导体器件210a与半导体器件210b的内部结构相同，均包括：第一掺杂区212、漏区213、源区214、栅介质层215以及栅极导体216。栅介质层215位于半导体层201表面，栅极导体216位于栅介质层215上，第一掺杂区212与源区214均掺杂在半导体层201中，并且分别位于栅极导体216的两侧，漏区213是在半导体层201中的第一掺杂区212中再次掺杂形成的。其中，半导体层201为第一掺杂类型，第一掺杂区212、漏区213以及源区214均为第二掺杂类型，第一掺杂类型与第二掺杂类型相反。第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选择P形成掺杂与N型掺杂中的另一种。
半导体器件210a与半导体器件210b相邻并且沿着X轴方向(第一方向)平行排布，其中，X轴方向与Y轴方向(漏区213到源区214的延伸方向)垂直，并且还与半导体层201的厚度方向垂直。由于半导体器件210a与半导体器件210b均需要向多条位线BL提供相应的驱动电压，因此，半导体器件210a与半导体器件210b之间的关键尺寸D1需要考虑对应的多条位线BL的数量、每条位线BL自身的宽度以及间隔宽度。例如在半导体器件210a与半导体器件210b分别对应24条位线BL、每条位线BL的宽度为22nm以及相邻的位线BL之间间隔17纳米的情况下，半导体器件210a与半导体器件210b之间的关键尺寸D1为0.936μm。为了保证位线驱动装置的正常运行，半导体器件210a与半导体器件210b的有源区的宽度D2至少为0.55μm，因此，半导体器件210a与半导体器件210b之间的间隔距离D3最大只能到0.386μm，非常狭窄。
在3D存储器件编程的过程中，相邻的半导体器件210a与半导体器件210b之间的需要可以承受2.2V的电压差，保证相邻的半导体器件210a与半导体器件210b之间的有源区(隔离结构211所围的区域)之间不会穿通。在3D存储器件的擦除操作中，半导体器件210a与半导体器件210b都需要向相应的位线BL提供22V的用于擦除的驱动电压，即需要在单个半导体器件的漏区213承受22V的高电压的情况下，该半导体器件仍可以正常工作。图3a至图3c中的相关技术的位线驱动装置可以满足3D存储器件的编程条件，具体原理会在下文中详细描述。
图4a与图4b示出了相关技术的位线驱动装置的原理示意图。
如图4a所示，由于在半导体层201中掺杂有第一掺杂区212，并且第一掺杂区212与漏区213的掺杂类型相同为第二掺杂类型，设置第一掺杂区212相当于增加了第二掺杂类型的杂质浓度，从而提高了半导体器件210a与半导体器件210b的两个有源区之间的穿通(punch through)难度。在一些具体的示例中，如果在编程过程中，半导体器件210a的漏区与半导体器件210b的漏区之间存在2.2V的电压差，由于增加了第二掺杂类型的杂质浓度，半导体器件210a与半导体器件210b之间的穿通电流路径21不会被导通。
然而，由于半导体器件210a与半导体器件210b之间的间隔距离过于狭窄，且在形成第一掺杂区212的过程中，部分掺杂杂质会被栅介质层215阻挡，造成了第一掺杂区212的实际浓度很低，漏区213与第一掺杂区212之间会存在浓度梯度的突变。
如图4b所示，在3D存储器件的擦除操作中，单个半导体器件的漏区213均需要承受很高的电压，由于第一掺杂区212的实际浓度很低，在向漏区213施加高电压(例如20V)的情况下，第一掺杂类型的半导体层201与第二掺杂类型的第一掺杂区212之间的耗尽层边界201a会触碰到源区214。此时，单个半导体器件的漏区213与源区214之间的漏-源穿通电流路径22就会被导通，耗尽层边界201a不会再随着向漏区213施加的电压升高而继续扩展。一旦向漏区213施加的电压继续升高(例如达到22V)，漏区213与半导体层201之间的击穿电流路径23就会被导通，器件极易被损坏。
图5a示出了本发明实施例的位线驱动装置的俯视图，图5b示出了沿图5a中AA线的截面图，图5c示出了沿图5a中BB线的截面图，图5d示出了沿图5a中CC线的截面图。
如图5a至图5c所示，本发明实施例的位线驱动装置300包括：半导体层301、隔离结构311以及基于半导体层301形成的多个半导体器件，其中，隔离结构311位于半导体层301中以将各个半导体器件分隔，在一些示例中，半导体层301可以包括衬底。为了清楚起见，在图3a中仅示出了两个半导体器件310a与310b。然而该示例并不限于此，本领域技术人员可以根据需要对半导体器件的数量进行其他设置。
半导体器件310a与半导体器件310b的内部结构相同，均包括：第一掺杂区312、漏区313、源区314、栅介质层315、栅极导体316以及第二掺杂区317。栅介质层315形成在半导体层301表面，栅极导体316形成在栅介质层315上，第一掺杂区312与源区314均掺杂在半导体层301中，并且分别形成在栅极导体316的两侧，漏区313是在半导体层301中的第一掺杂区312中再次掺杂形成的，第二掺杂区317位于栅极导体316与漏区313之间，并且至少部分第二掺杂区317是在半导体层301中的第一掺杂区312中再次掺杂形成的。半导体器件310a与半导体器件310b相邻并且沿着X轴方向(第一方向)平行排布，其中，X轴方向与Y轴方向(漏区313到源区314的延伸方向)垂直，并且还与半导体层301的厚度方向垂直。半导体层301为第一掺杂类型，第一掺杂区312、漏区313以及源区314均为第二掺杂类型，第一掺杂类型与第二掺杂类型相反。第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选择P形成掺杂与N型掺杂中的另一种。
在一些优选的实施例中，第二掺杂区317与漏区312分隔和/或第二掺杂区317的结深小于第一掺杂区312的结深。
在一些具体的实施例中，第二掺杂区317与第一掺杂区312中靠近栅极导体316的边缘区域接触。
由于第二掺杂区317与漏区312分隔，并不会增加原有的漏区313处的结深，相邻的半导体器件之间的电压差在预设值的情况下(例如2.2V)穿通电流路径31并不会导通，如图5c所示，所以该位线驱动装置300不会因为结深的因素导致相邻的半导体器件310a与半导体器件310b之间的穿通电压降低。
由于第二掺杂区317的结深小于第一掺杂区312的结深，并不会增加原有的第一掺杂区312所在区域的结深，相邻的半导体器件之间的电压差在预设值的情况下(例如2.2V)穿通电流路径31并不会导通，如图5d所示，所以该位线驱动装置300不会因为结深的因素导致相邻的半导体器件310a与半导体器件310b之间的穿通电压降低。
图6a与图6b示出了本发明实施例的位线驱动装置的原理示意图。
如图6a所示，由于第二掺杂区317是在第一掺杂区312中再次掺杂形成的，第二掺杂区317是在第一掺杂区312的叠加掺杂浓度大于原有的第一掺杂区312的掺杂浓度，从而减少了漏区313与第一掺杂区312之间的浓度差，在3D存储器件的擦除操作中，在向漏区313施加高电压(例如20V)的情况下，第一掺杂类型的半导体层301与第二掺杂类型的第一掺杂区312之间的耗尽层边界301a并不会触碰到源区314。此时，单个半导体器件的漏区313与源区314之间的漏-源穿通电流路径32并不会被导通，漏区313与半导体层301之间的击穿电流路径33也就不会被导通，耗尽层边界301a还会再随着向漏区313施加的电压升高而继续扩展。
如图6b所示，在向漏区313施加的电压继续升高(例如达到22V)的情况下，第一掺杂类型的半导体层301与第二掺杂类型的第一掺杂区312之间的耗尽层边界301a继续扩展但依然不会触碰到源区314。此时，单个半导体器件的漏区313与源区314之间的漏-源穿通电流路径32并不会被导通，漏区313与半导体层301之间的击穿电流路径33也就不会被导通，耗尽层边界301a还会再随着向漏区313施加的电压升高而继续扩展。
本发明实施例还提供了一种3D存储器件及其制造方法，包括如上所述的位线驱动装置及其制造方法。
根据本发明实施例提供的位线驱动装置及其制造方法、3D存储器件及其制造方法，在位线驱动装置的至少一个半导体器件中，通过在半导体层中形成与漏区同为第二掺杂类型的第一掺杂区，增加了该半导体器件的第二掺杂类型杂质的掺杂浓度，从而提高了相邻的半导体器件之间的穿通电压。又由于漏区是在半导体层中的第一掺杂区中再次掺杂形成的，因此，第一掺杂区的掺杂浓度小于漏区与第一掺杂区的叠加掺杂浓度，通过在栅极导体与漏区之间形成第二掺杂区，且至少部分第二掺杂区是在半导体层中的第一掺杂区再次掺杂形成的，第二掺杂区与第一掺杂区的掺杂类型相同，从而使得第二掺杂区与第一掺杂区的叠加掺杂浓度高于第一掺杂区的掺杂浓度，或者说又进一步增加了第一掺杂区所在区域的第二掺杂类型杂质的整体掺杂浓度，从而提高了在同一半导体器件中的漏-源穿通电压，进而提高了该半导体器件的漏-衬底击穿电压。
在该半导体器件中，由于第二掺杂区与漏区分隔，从而在形成第二掺杂区的情况下，并不会增加原有的漏区处的结深，也不会因为结深的因素导致相邻的半导体器件之间的穿通电压降低。
在该半导体器件中，由于第二掺杂区的结深小于第一掺杂区的结深，从而在形成第二掺杂区的情况下，并不会增加原有的第一掺杂区的结深，也不会因为结深的因素导致相邻的半导体器件之间的穿通电压降低。
此外，由于设置第二掺杂区增加了第一掺杂区所在区域的第二掺杂类型杂质的整体掺杂浓度，又进一步提高了相邻的半导体器件之间的穿通电压。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (14)
1.一种位线驱动装置，包括半导体层以及基于所述半导体层形成的多个半导体器件，至少一个所述半导体器件包括：
栅介质层，位于所述半导体层表面；
栅极导体，位于所述栅介质层上；
第一掺杂区，在所述半导体层中掺杂形成的，并位于所述栅极导体的一侧；
漏区，是在所述半导体层中的所述第一掺杂区中再掺杂形成的；
源区，位于所述半导体层中，并位于所述栅极导体的另一侧；以及
第二掺杂区，位于所述栅极导体与所述漏区之间，至少部分是在所述半导体层中的所述第一掺杂区中再掺杂形成的，
其中，所述半导体层为第一掺杂类型，所述源区、所述漏区、所述第一掺杂区以及所述第二掺杂区的为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，
所述第二掺杂区与所述第一掺杂区中靠近所述栅极导体的边缘区域接触。
2.根据权利要求1所述的位线驱动装置，其中，所述第一掺杂区的掺杂浓度小于所述漏区与所述第一掺杂区的叠加掺杂浓度，
所述第一掺杂区与所述第二掺杂区的叠加掺杂浓度高于所述第一掺杂区的掺杂浓度。
3.根据权利要求2所述的位线驱动装置，还包括隔离结构，位于所述半导体层中，并围绕每个所述半导体器件，相邻的所述半导体器件被所述隔离结构分隔。
4.根据权利要求3所述的位线驱动装置，其中，所述第二掺杂区与所述漏区分隔。
5.根据权利要求3或4所述的位线驱动装置，其中，所述第二掺杂区的结深小于所述第一掺杂区的结深。
6.根据权利要求5所述的位线驱动装置，其中，沿第一方向，多个所述半导体器件平行排布，
所述第一方向垂直于所述半导体层的厚度方向，并且还垂直于每个所述半导体器件的所述漏区至所述源区的延伸方向。
7.一种3D存储器件，包括如权利要求1至6任一项所述的位线驱动装置。
8.一种位线驱动装置的制造方法，包括基于半导体层形成多个半导体器件，形成至少一个所述半导体器件的步骤包括：
在所述半导体层表面形成栅介质层；
在所述栅介质层上形成栅极导体；
在所述半导体层中掺杂第一掺杂区，所述第一掺杂区位于所述栅极导体的一侧；
在所述半导体层中的所述第一掺杂区中再掺杂以形成漏区；
在所述半导体层中形成源区，所述源区位于所述栅极导体的另一侧；以及
在所述栅极导体与所述漏区之间形成第二掺杂区，至少部分所述第二掺杂区是在所述半导体层中的所述第一掺杂区中再掺杂形成的，
其中，所述半导体层为第一掺杂类型，所述源区、所述漏区、所述第一掺杂区以及所述第二掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，
所述第二掺杂区与所述第一掺杂区中靠近所述栅极导体的边缘区域接触。
9.根据权利要求8所述的制造方法，其中，所述第一掺杂区的掺杂浓度小于所述漏区与所述第一掺杂区的叠加掺杂浓度，
所述第一掺杂区与所述第二掺杂区的叠加掺杂浓度高于所述第一掺杂区的掺杂浓度。
10.根据权利要求9所述的制造方法，还包括在所述半导体层中形成隔离结构，所述隔离结构围绕每个所述半导体器件，相邻的所述半导体器件被所述隔离结构分隔。
11.根据权利要求10所述的制造方法，其中，所述第二掺杂区与所述漏区分隔。
12.根据权利要求9或10所述的制造方法，其中，所述第二掺杂区的结深小于所述第一掺杂区的结深。
13.根据权利要求12所述的制造方法，其中，沿第一方向，多个所述半导体器件平行排布，
所述第一方向垂直于所述半导体层的厚度方向，并且还垂直于每个所述半导体器件的所述漏区至所述源区的延伸方向。
14.一种3D存储器件的制造方法，包括采用如权利要求8至13任一项制造方法形成线驱动装置。
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