CN112259453A - 一种对芯片表面开槽的方法及芯片 - Google Patents
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Abstract
本发明公开了一种对芯片表面开槽的方法及芯片，本发明通过利用隔离层的自对准备特性,从而增加了沟槽数量，并通过刻蚀底切特性进一步地增加了沟槽内表面积，最终实现了最大化地增加晶体管的总沟槽数量与总有效面积，试验表明，对于先进小线宽封装小型化的MOSFET/IGBT元件,实验证明，本发明实施例能够显著提高晶体管数倍的通大电流能力以及高电压能力。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种对芯片表面开槽的方法及芯片。
背景技术
半导体集成电路IC工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度，即每个芯片区域的互连器件的数量，而减小了几何尺寸，即通过制造工艺来制造的最小器件或互连线。也就是说，IC性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前在金属-氧化物半导体场效应管MOS-FET和绝缘栅双极型晶体管IGBT生产制造中，对晶体管进行沟槽开槽工艺提高了电流通过以及承载高电压高电流能力。
目前在MOS-FET和IGBT对晶体管进行沟槽工艺中，在晶体管材芯片表面积和厚度一定时，表面能够蚀刻的沟槽数有限，即整个单晶硅表面形成的单沟槽壁的有效接触面积有限，从而限制了单沟槽的静态电流通过以及承载高电压能力，进而制约了晶体管整体性能。
发明内容
本发明提供了一种对芯片表面开槽的方法及芯片，以解决现有技术中在芯片单位面积生成的沟槽数量较少的问题。
第一方面，本发明提供了一种对芯片表面开槽的方法，该方法包括：在芯片表面预设位置设置多个掩膜结构，在每两个掩膜结构之间均设置一个沟槽，所述沟槽包括第一沟槽和第二沟槽，且所述第一沟槽和所述第二沟槽依次交替设置，其中，所述掩膜结构之间的宽度为曝光设备的曝光极限。
可选地，所述第一沟槽宽度大于所述第二沟槽宽度，且所述第一沟槽宽度为曝光设备的曝光极限，且所述第二沟槽的宽度加上所述第二沟槽与所述第一沟槽之间的间隔等于所述曝光极限。
可选地，所述第一沟槽宽度等于所述第二沟槽宽度，且所述第一沟槽宽度、所述第二沟槽宽度加上所述第二沟槽与所述第一沟槽之间的间隔等于两个所述曝光极限。
可选地，所述在芯片表面预设位置设置多个掩膜结构，包括：
在所述芯片表面对应所述第一沟槽位置设置侧壁，在所述侧壁的两侧设置所述掩膜结构。
可选地，在所述侧壁的两侧设置所述掩膜结构，包括：
对所述芯片表面进行氧化处理，生成第一预设厚度的第一保护膜；
刻蚀所述第一保护膜，保留所述侧壁两侧的预定宽度的第一保护膜；
对所述芯片表面沉积第二预设厚度的第二保护膜，刻蚀所述第二保护膜，保留所述第一保护膜上的第二保护膜，得到所述掩膜结构。
可选地，所述第一保护膜为氧化硅保护膜；所述第二保护膜为氮化硅保护膜。
可选地，所述刻蚀所述第一保护膜，保留所述侧壁两侧的预定宽度的第一保护膜，包括：在所述第一保护膜上沉积显影剂，通过显影定义图案，并通过黄光工艺刻蚀所述第一保护膜，保留所述侧壁两侧的预定宽度的第一保护膜。
可选地，在芯片表面预设位置设置多个掩膜结构之后，在每两个掩膜结构之间均设置一个沟槽之前，该方法还包括：按照预设承载电压能力对所述第一沟槽的两侧壁位置或者所述第一沟槽的一侧壁位置，以及对所述第二沟槽的两侧壁位置或者所述第二沟槽的一侧壁位置，进行各向同性蚀刻，形成底切结构。
可选地，在每两个掩膜结构之间均设置一个沟槽之后，该方法还包括：
利用所述掩膜结构对底切处理后的芯片基底部位，以及所述侧壁位置处的芯片基底进行刻蚀，得到预定深度的所述第一沟槽和所述第二沟槽，并去除掩膜结构。
第二方面，本发明提供了一种芯片，所述芯片为采用上述任一种所述的对芯片表面开槽的方法制备得到。
本发明有益效果如下：
本发明通过设置掩膜结构作为沟槽之间的隔离层，利用掩膜结构的自对准特性来对沟槽进行刻蚀，并通过设置使掩膜结构之间的尺寸为曝光设备的曝光极限，从而实现芯片单位面积的沟槽数量的最大化，进而有效解决了现有芯片单位面积生成的沟槽数量较少的问题，并有效提高了芯片的电流通过能力和高压承载能力。
附图说明
图1是本发明第一实施例提供的对芯片表面开槽的结构示意图；
图2是本发明第一实施例提供的开槽与现有的开槽的对比示意图；
图3是本发明第一实施例提供的侧壁的示意图；
图4是本发明第一实施例提供的掩膜结构的示意图；
图5是本发明第一实施例提供的在芯片表面生成氧化硅后的结构示意图；
图6是本发明第一实施例提供的显影刻蚀氧化硅后的结构示意图；
图7是本发明第一实施例提供的SiN覆盖后的结构示意图；
图8是本发明第一实施例提供的底切的结构示意图；
图9是本发明第一实施例提供的掩膜结构的结构示意图；
图10是本发明第一实施例提供的沟槽的整体结构示意图；
附图标识：1第一沟槽，2第二沟槽，3掩膜结构，4现有沟槽，5第一保护膜，6侧壁，7芯片。
具体实施方式
本发明实施例针对现有单位面积芯片生成的沟槽数量较少的问题，通过设置掩膜结构，并使掩膜结构之间的宽度为曝光设备的曝光极限，使得单位面积的沟槽数量最大化，从而提高了芯片的电流通过能力和高压承载能力。以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。
本发明第一实施例提供了一种对芯片表面开槽的方法，如图1所示，该方法包括：在芯片7表面预设位置设置多个掩膜结构3，在每两个掩膜结构之间均设置一个沟槽，所述沟槽包括第一沟槽1和第二沟槽2且所述第一沟槽1和所述第二沟槽2依次交替设置，且所述掩膜结构3之间的宽度为曝光设备的曝光极限。
即，本发明实施例是通过设置掩膜结构3作为沟槽之间的隔离层，利用掩膜结构3的自对准特性来对沟槽进行刻蚀，并通过设置使掩膜结构3之间的尺寸为曝光设备的曝光极限(即，曝光设备可曝光的最大宽度值)，从而实现芯片单位面积的沟槽数量的最大化，进而有效解决了现有芯片单位面积生成的沟槽数量较少的问题，并有效提高了芯片的电流通过能力和高压承载能力。
具体实施时，可以通过设置使得，所述第一沟槽1宽度大于所述第二沟槽2宽度，且所述第一沟槽宽度1为曝光设备的曝光极限，且所述第二沟槽2的宽度加上所述第二沟槽2与所述第一沟槽1之间的间隔等于所述曝光极限。或者，通过设置使所述第一沟槽1的宽度等于所述第二沟槽2的宽度，所述第一沟槽1的宽度、所述第二沟槽2的宽度加上所述第二沟槽2与所述第一沟槽1之间的间隔等于两个所述曝光极限。
也就是说，本发明实施例中所述第一沟槽1宽度为曝光设备的曝光极限，且所述第二沟槽2的宽度加上所述第二沟槽2与所述第一沟槽1之间间隔等于所述第一沟槽1的宽度。或者，也可以将第一沟槽1的宽度设置为略小于所述曝光极限，并放大第二沟槽2的宽度，即在具体实施时，可以根据实际需要来调节第一沟槽1与第二沟槽2的具体宽度，只要保证在每个曝光极限内均设置有沟槽，并保证沟槽之间的有效间隔即可，本发明实施例对此不作具体限定。
换句话来说，本发明实施例中的第一沟槽1和第二沟槽2的宽度需要根据曝光设备的曝光极限进行设定，且第一沟槽1和第二沟槽2的尺寸可以根据具体情况进行调整。
需要说明的是，由于本发明实施例中的沟槽是按照曝光设备的曝光极限进行曝光并刻蚀的，所以从严格意义上来说，本发明实施例的沟槽达到了理论上的最大沟槽密度。
总体来说，本发明实施例是通过设置掩膜结构3，并使掩膜结构3之间的宽度为曝光设备的曝光极限，并通过将第一个曝光极限对应设置为一个比较宽的第一沟槽1，而将第二个曝光极限对应设置为一个稍微窄的第二沟槽2，即将第二个曝光极限整体对应一个第二沟槽2以及两个沟槽之间的间隔，从而使得单位面积的沟槽数量最大化，从而提高了芯片7的电流通过能力和高压承载能力。
也可以理解为，为了在同样封装体积取得更大的晶体管沟槽有效面积，本发明实施例是利用掩膜结构3，即隔离层(Spacer)，的自对准备特性，来实现增加晶体管的沟槽数量与有效面积，进而提高了晶体管数倍的通大电流能力以及高电压能力。
如图2所示，图中上面的沟槽是通过现有方法在芯片7上所形成的现有沟槽4，下面部分是通过本发明所述的方法制备得到的沟槽，通过比较可知，本发明实施例的沟槽的密度更大，使得本发明能够获得更大的电流通过能力和高压承载能力。
进一步地，本发明实施例中，在芯片7表面预设位置设置多个掩膜结构，具体是指在芯片7表面的预设位置按照预设设置规律设置多个掩膜结构3。
由于本发明实施例是利用掩膜结构3的自对准备特性来设置沟槽，即，通过掩膜结构3来隔离各个沟槽，从而实现沟槽最大量化，所以在具体实施时，本发明实施例是在芯片7表面预设置沟槽的位置，按照一定的间隔规律来配置该掩膜结构3，而具体的间隔规律可以根据芯片7具体的通电能力、曝光设备的的曝光极限，以及其他设备的生产条件来共同决定。
具体实施时，本发明实施例中，所述在芯片7表面的预设位置按照预设设置规律设置多个掩膜结构3，包括：在芯片7表面对应所述第一沟槽1位置设置侧壁6，在所述侧壁6的两侧设置所述掩膜结构3，在两片侧壁6之间的芯片7表面设置所述第二沟槽2，本发明实施例的侧壁6具体如图3所示。
具体来说，本发明实施例是利用侧壁6来制备掩膜结构3，具体地，本发明实施例是在所述侧壁6的两侧设置所述掩膜结构3，包括：对所述芯片7表面进行氧化处理，生成第一预设厚度的第一保护膜5，具体如图3所示，除去所述芯片7表面的第一保护膜5，保留所述侧壁6两侧的预定宽度的第一保护膜5；对所述芯片7表面进行整体沉积第二预设厚度的第二保护膜，刻蚀所述芯片7表面的第二保护膜，保留所述第一保护膜5上的第二保护膜，得到所述掩膜结构3，具体如图4所示。
即，本发明实施例是通过在侧壁6两侧生成掩膜结构3，该掩膜结构3是由两层保护膜构成。其中，所述第一保护膜5为氧化硅保护膜，所述第二保护膜为氮化硅保护膜，当然在具体实施时，本领域技术人员也可以根据实际需要通过其他方式来设置本发明的掩膜结构3，本发明对此不作具体限定。
需要说明的是，本发明实施例中所述第一预设厚度为
所述预定宽度为
所述第二预设厚度为
当然上述的数值范围仅仅是一个例子，在具体实施时，本领域技术人员可以根据实际需要进行任意设置，本发明对此不作具体限定。
另外，在得到掩膜结构3之后，需要将侧壁6去除，以进行下一步的沟槽刻蚀操作。
具体实施时，本发明实施例中，所述除去所述芯片7表面的第一保护膜5，保留所述侧壁6两侧的预定宽度的第一保护膜5，包括：在所述第一保护膜5上沉积硅酸乙酯氧化物，并通过显影定义图案，并通过黄光工艺刻蚀所述第一保护膜5，仅保留所述侧壁6两侧的预定宽度的第一保护膜5。
具体来说，本发明实施例是通过显影定义图案，并通过黄光工艺刻蚀所述第一保护膜5，刻蚀停止在第一保护膜5位置，仅保留所述侧壁6两侧的预定宽度的第一保护膜5。
总体来说，本发明实施例是通过氧化硅薄膜和氮化硅薄膜来制备得到最终的掩膜结构3。
进一步地，本发明实施例中，在芯片7表面预设位置设置多个掩膜结构3之后，在每两个掩膜结构3之间均设置一个沟槽之前，该方法还包括：按照预设承载电压能力对所述第一沟槽1的两侧壁、所述第二沟槽2的两侧壁、所述第一沟槽1的一侧壁、所述第二沟槽2的一侧壁中的一种或两种进行各向同性蚀刻，形成底切结构。
也就是说，本发明实施例可以在一个沟槽的两侧壁，两个沟槽的所有侧壁上，或者是某一个沟槽的一个侧壁上来进行底切处理，得到底切结构，并通过底切结构来进一步地增加沟槽的表面积。
需要说明的是，本发明实施例中所述第一沟槽1宽度设定为x，所述第一沟槽1与所述第二沟槽2之间的间隔为y，则所述第二沟槽2的宽度为x-2y。
另外，底切结构刻蚀的半径为z，为避免第一沟槽1和第二沟槽2刻蚀相通，本发明实施例通过设置使得y大于2z。
本发明实施例在每两个掩膜结构3之间均设置一个沟槽之后，还包括：利用该掩膜对底切处理后的芯片7基底部位，以及所述侧壁6位置处的芯片7基底进行刻蚀，得到预定深度的所述第一沟槽1和所述第二沟槽2，并去除掩膜结构3。然后对得到的沟槽进行后续处理，并最终得到最后需要的晶体管。
具体来说，本发明实施例具体是通过各向同性刻蚀得到底切结构，然后通过各向异性刻蚀得到相应的沟槽，制备得到沟槽后将芯片7置于氧化炉管中进行氧化操作，在沟槽和底切内侧壁生成厚度为
的氧化硅保护层，并以低压力化学气相沉积法LPCVD沉积掺杂物,填满沟槽，多晶硅化学机械抛光Poly CMP或是多晶硅蚀刻Poly Etch，将沟槽外的Poly去除完全，然后通过CVD生长氧化硅SAC Oxide，并通过移除SAC Oxide，从而净化了晶圆表面，再由黄光工艺上光刻胶PR，显影定义图案，在热氧化炉管中处理得到栅极GateOxide，以及通过黄光工艺上PR，显影定义图案，通过多晶硅完成Gate结构，并完成增加MOSFET电晶体沟槽有效面积的的工序与结构，最终得到最后的晶体管。
下面将结合图5-图10，对本发明实施例所述的对芯片表面开槽的方法进行详细的解释和说明：
需要说明的是，本发明实施例在进行各种处理之前，需要对芯片表面进行清洗，以去掉芯片表面的杂质，清洗完成后依次对芯片进行以下的处理：
S101、将芯片置于炉管中，通过热处理在芯片上生成一层氧化硅(Thermal OxideSiO2)，处理后的芯片的结构如图5所示，即在芯片表面整体生成一层氧化硅；
S102、通过气相沉积法CVD在氧化硅上沉积生成氧化正硅酸乙酯TEOS Oxide；
S103、通过黄光工艺上PR，在氧化正硅酸乙酯上显影定义图案，刻蚀TEOS形成侧壁Dummy，蚀刻停止在氧化硅膜薄层，具体如图6所示；
S104、CVD沉积氮化硅，即进行SiN覆盖，具体如图7所示，在原有的蚀刻后保留的氧化硅，以及原芯片上均涂覆有SiN；
S105、通过各向异性干蚀刻SiN，生成SiN Spacer结构，蚀刻停止在SiO2；
S106、通过各向同性蚀刻干蚀刻硅片Silicon，形成底切结构，具体如图8所示的半圆形结构，即上述形成的底切结构；
S107、通过湿法蚀刻去除掩膜之间的侧壁TEOS，即去除掩膜之间的挡片Dummywafer，蚀刻后形成以SiN隔离层的自对准备特性的掩膜结构，具体如图9所示；
S108、干蚀刻硅片Silicon，通过各向异性蚀刻形成沟槽，如图10所示；
S109、将蚀刻后的芯片置于氧化炉管中进行氧化处理，在硅片沟槽及沟槽底切结构的内侧壁生成厚度为
的氧化硅保护层；
S1010、以低压力化学气相沉积法LPCVD沉积掺杂多晶硅doped poly,填满沟槽Poly-Si Plug；
S1011、施行Poly CMP化学机械抛光工艺或是Poly Etch，将沟槽外的Poly去除完全；
S1012、CVD长牺牲氧化硅SAC Oxide，Remove SAC Oxide净化了晶圆表面；
S1013、黄光工艺上PR，显影定义图案，热氧炉管Gate Oxide；
S1014、黄光工艺上PR，显影定义图案，Polysilicon，完成Gate结构；
S1015、沉积CVD TEOS ILD(interlayer ielectric Dep.)；
S1016、完成增加MOSFET电晶体沟槽有效面积的的工序与结构。
总体来说，为了在同样封装体/面积内取得更多的晶体管沟槽有效面积，本发明实施例利用隔离层的自对准备特性,从而增加了沟槽数量，并通过刻蚀底切特性进一步地增加了沟槽内表面积，最终实现了最大化地增加晶体管的总沟槽数量与总有效面积，试验表明，对于先进小线宽封装小型化的MOSFET/IGBT元件,本发明实施例能够显著提高晶体管数倍的通大电流能力以及高电压能力。
本发明第二实施例提供了一种芯片，所述芯片为采用本发明第一实施例中任一种所述的对芯片表面开槽的方法制备得到。
本发明实施例的相关内容可参见本发明第一实施例进行理解，在此不做详细论述。
尽管为示例目的，已经公开了本发明的优选实施例，本领域的技术人员将意识到各种改进、增加和取代也是可能的，因此，本发明的范围应当不限于上述实施例。
Claims (10)
1.一种对芯片表面开槽的方法，其特征在于，包括：
在芯片表面预设位置设置多个掩膜结构，在每两个掩膜结构之间均设置一个沟槽，所述沟槽包括第一沟槽和第二沟槽，且所述第一沟槽和所述第二沟槽依次交替设置，其中，所述掩膜结构之间的宽度为曝光设备的曝光极限。
2.根据权利要求1所述的方法，其特征在于，
所述第一沟槽宽度大于所述第二沟槽宽度，且所述第一沟槽宽度为曝光设备的曝光极限，所述第二沟槽的宽度加上所述第二沟槽与所述第一沟槽之间的间隔宽度等于所述曝光极限。
3.根据权利要求1所述的方法，其特征在于，
所述第一沟槽宽度等于所述第二沟槽宽度，且所述第一沟槽宽度、所述第二沟槽宽度加上所述第二沟槽与所述第一沟槽之间的间隔宽度等于两个所述曝光极限。
4.根据权利要求1所述的方法，其特征在于，所述在芯片表面预设位置设置多个掩膜结构，包括：
在所述芯片表面对应所述第一沟槽位置设置侧壁，在所述侧壁的两侧设置所述掩膜结构。
5.根据权利要求4所述的方法，其特征在于，在所述侧壁的两侧设置所述掩膜结构，包括：
对所述芯片表面进行氧化处理，生成第一预设厚度的第一保护膜；
刻蚀所述第一保护膜，保留所述侧壁两侧的第一保护膜；
对所述芯片表面沉积第二预设厚度的第二保护膜，刻蚀所述第二保护膜，保留所述第一保护膜上的第二保护膜，得到所述掩膜结构。
6.根据权利要求5所述的方法，其特征在于，
所述第一保护膜为氧化硅保护膜；
所述第二保护膜为氮化硅保护膜。
7.根据权利要求5所述的方法，其特征在于，所述刻蚀所述第一保护膜，保留所述侧壁两侧的第一保护膜，包括：
在所述第一保护膜上沉积显影剂，通过显影定义图案，并通过黄光工艺刻蚀所述第一保护膜，保留所述侧壁两侧的预定宽度的第一保护膜。
8.根据权利要求1-7中任意一项所述的方法，其特征在于，在芯片表面预设位置设置多个掩膜结构之后，在每两个掩膜结构之间均设置一个沟槽之前，所述方法还包括：
按照预设承载电压能力对所述第一沟槽的两侧壁位置或者所述第一沟槽的一侧壁位置，以及对所述第二沟槽的两侧壁位置或者所述第二沟槽的一侧壁位置，进行各向同性蚀刻，形成底切结构。
9.根据权利要求8所述的方法，其特征在于，在每两个掩膜结构之间均设置一个沟槽之后，所述方法还包括：
利用所述掩膜结构对底切处理后的芯片基底部位、以及所述侧壁位置处的芯片基底进行刻蚀，得到所述第一沟槽和所述第二沟槽，并去除掩膜结构。
10.一种芯片，其特征在于，所述芯片为采用权利要求1-9中任一项所述的对芯片表面开槽的方法制备得到。
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