CN112242302A - 瞬态抑制二极管及其制造方法 - Google Patents
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- 230000001052 transient effect Effects 0.000 title claims abstract description 45
- 230000001629 suppression Effects 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 134
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 230000004888 barrier function Effects 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 105
- 238000002955 isolation Methods 0.000 claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 230000000903 blocking effect Effects 0.000 claims description 26
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 claims description 2
- 238000005260 corrosion Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000025274 Lightning injury Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001223 reverse osmosis Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
一种瞬态抑制二极管及其制造方法，其方法包括提供衬底，并定义出芯片区；在芯片区内的衬底表面形成图形化阻挡层，所述图形化阻挡层为轴对称的闭合环形，以所述图形化阻挡层为掩膜，对所述衬底进行扩散，形成PN结。由于具有图形化阻挡层所在之处可以阻挡扩散，因此，通过图形化阻挡层形成的扩散窗口进行扩散使得两个邻近的扩散区域只能在图形化阻挡层区域的底部相通，此种扩散方法制作的PN结的界面为连续的曲面，即PN结为非平面结，具有多个弧度，增加了PN结的实际有效结面积，因此，在同等面积的芯片中，其PN结的有效接触面积越大，能通过的电流就越大，从而使得该半导体器件的电学性能更加优良，同时，降低了成本。
Description
技术领域
本发明涉及半导体功率器件技术领域，具体涉及一种瞬态抑制二极管及其制造方法。
背景技术
电压及电流的瞬态干扰是造成电子电路及设备损坏的主要原因，常给人们带来无法估量的损失。这些干扰通常来自于电力设备的起停操作、交流电网的不稳定、雷击干扰及静电放电等，瞬态干扰几乎无处不在、无时不有，使人感到防不胜防。因此，一种高效能的电路保护器件TVS的提出，使瞬态干扰得到了有效抑制，TVS（Transient VoltageSuppressor）或称瞬态抑制二极管， TVS是由硅通过扩散工艺形成的PN结半导体二极管器件。当TVS 的两极受到反向瞬态高能量冲击时，它能以10-12s 量级的时间将其两极间的高阻抗变为低阻抗，以吸收高达数千瓦的浪涌功率，使两极间的电压箝位在一个预定值，有效保护了电子线路中的精密元器件，使其免受各种浪涌脉冲和静电的损坏。TVS 有单向型（Unidirectional）TVS 和双向型（Bi-directional）TVS 两种。双向型TVS等同于由两只单向TVS 反向串接而成，使用时无论浪涌脉冲和静电从正向或反向冲击都可以很好的保护器件。
在应用过程中，往往需要用到更高功率的TVS，但是，目前的PN结半导体二极管器件制造工艺中，制作更高功率的TVS意味着需要更大尺寸的半导体芯片，从而使得该瞬态电压抑制二极管器件的体积增大，提高了制造成本。
发明内容
本发明提供一种瞬态抑制二极管及其制造方法，使得在达到相同功率的同时，其体积更小，制造成本下降。
根据第一方面，一种实施例中提供一种瞬态抑制二极管的制造方法，包括：
提供衬底，并定义芯片区，所述衬底为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体；
在所述芯片区内的衬底的表面上形成高出衬底表面的图形化阻挡层，所述图形化阻挡层为多个同心的圆环或方环；
以所述图形化阻挡层为掩膜，对所述衬底进行第二掺杂类型的扩散工艺，使在衬底内形成第二掺杂类型的扩散区，所述扩散区和第一掺杂类型的衬底之间形成PN结，所述PN结为多个连续起伏的曲面，其中，第二掺杂类型相应地为N型半导体或P型半导体，图形化阻挡层中，单层环的宽度小于扩散深度的二分之一；
分别在第一掺杂类型的衬底的外表面和扩散区的外表面覆盖金属层，形成电极。
一些实施例中，所述图形化阻挡层为轴对称图形。
一些实施例中，相邻的两个芯片区上的图形化阻挡层之间的距离大于或等于定义的隔离槽的槽口宽度。
一些实施例中，在同一个芯片区内，相接近的两个同心环之间的半径距离大于扩散深度。
一些实施例中，所述图形化阻挡层的厚度大于或等于13.5KÅ。
一些实施例中，所述图形化阻挡层的材料为二氧化硅。
一些实施例中，所述以所述图形化阻挡层为掩膜，对所述衬底进行扩散，形成PN结之后，还包括：使用氢氟酸去除所述图形化阻挡层。
一些实施例中，在使用氢氟酸去除所述图形化阻挡层之后或者之前，还包括：
在相邻的两个所述芯片区之间定义隔离区；
用化学腐蚀开槽的方式在所述隔离区制作隔离槽，所述隔离槽的***具有第一扩散区；
在所述隔离槽表面用绝缘材料对所述隔离槽进行钝化。
根据第二方面，一种实施例中提供一种瞬态抑制二极管的结构，包括：衬底，所述衬底为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体；
在衬底内形成第二掺杂类型的扩散区，第二掺杂类型相应地为N型半导体或P型半导体；
扩散区和第一掺杂类型的衬底之间形成的PN结，所述PN结为连续起伏的曲面；
以及电极层，所述电极层分别在第一掺杂类型的衬底的外表面和扩散区的外表面。
一些实施例中，所述扩散区包括第一扩散区和第二扩散区，所述第一扩散区位于图形化阻挡层底部的部分扩散区，所述第二扩散区位于未形成有图形化阻挡层底部的部分扩散区，所述第一扩散区的扩散浓度低于第二扩散区的扩散浓度；相邻所述芯片区之间具有隔离槽，所述隔离槽外侧围绕第一扩散区。
依据上述实施例的瞬态抑制二极管制造方法及结构，其通过在芯片区内的衬底表面形成图形化阻挡层之后，再对所述衬底进行扩散，形成PN结，由于具有图形化阻挡层所在之处可以阻挡扩散，因此，通过图形化阻挡层形成的扩散窗口进行扩散使得两个邻近的扩散区域只能在图形化阻挡层区域的底部相通，当图形化阻挡层为多个同心的圆环或方环时，所制作得到的PN结的接触面非平面结，而是具有多个连续起伏的曲面，即，PN结具有多个连续起伏的曲面，PN的接触面由原本的平面变成多个起伏跌宕的曲面之后，接触面积增加了，因此，在同等面积的芯片中，该PN结的有效接触面积增大，能更达到较大功率，所以，在制作同等功率的瞬态抑制二极管的情况下，由于该瞬态抑制二极管的电学性能更加优良，该器件的体积更小，有效的降低了制作成本。
附图说明
图1为本发明一实施例提供的瞬态抑制二极管的制造方法流程图；
图2为本发明一实施例提供的瞬态抑制二极管的制作过程中的部分结构示意图；
图3为根据图2示出的瞬态抑制二极管的制作过程中的部分截面示意图；
图4为本发明一实施例提供的瞬态抑制二极管的制作过程中部分结构示意图；
图5为根据图4示出的瞬态抑制二极管的制作过程中部分截面示意图；
图6为本发明一实施例提供的瞬态抑制二极管的制作过程中的形成钝化层结构的示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
根据背景技术可知，目前的瞬态电压抑制二极管器件的体积增大，不仅不利于封装，而且提高了制造成本。
经过研究发现，当芯片中PN结中的有效接触面积越大，其能够通过的电流就越大，即功率会越大，因此，若是能够提高芯片中PN结的有效接触面积，就能够使得该瞬态抑制二极管的功率提升，即可以提高该瞬态抑制二极管的电学性能。
在本发明实施例中，提供一种瞬态抑制二极管的制造方法以及通过该种方法形成的瞬态抑制二极管，其通过在芯片区内的衬底表面形成图形化阻挡层之后，再对所述衬底进行扩散，形成PN结，由于具有图形化阻挡层所在之处可以阻挡扩散，并且扩散是，杂质原子会沿着横向和纵向两个方向上进行扩散，因此，通过图形化阻挡层形成的扩散窗口进行扩散使得两个邻近的扩散区域在图形化阻挡层区域的底部可以相通，并且此种扩散方法制作获得的PN结的接触面非平面结，而是有多个弧度，所以增加了PN结接触面的实际面积，因此，在同等面积的芯片中，其PN结的结面积越大，能通过的电流就越大，从而使得该瞬态抑制二极管的电学性能更加优良，同时，降低了成本。
图1为本发明实施例提供的瞬态抑制二极管的制造方法的流程示意图，请参考图1，包括：
步骤1，提供衬底100，并定义芯片区101。
所述衬底为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体。例如，所述衬底100可以为P型衬底，也可以是N型衬底。
例如是N型衬底，该衬底掺杂杂质可以为砷或磷，浓度可以为3ohm·cm，对其注入的第二掺杂类型的掺杂杂质为P型材料，可以为硼，浓度可以为0.2ohm·cm。
需要说明的是，在提供衬底100之后，需要将其表面进行清洗处理，本实施例中，清洁处理的过程包括：用5±1%的HF，加5±1%的HCl和剩余量的反渗透水形成的混合液，在常温下清洗5-6分钟。清洗之后，还需要进行低温干燥，具体可以是，使用60±5℃的热风烘干，烘干时间为20分钟左右。
图2为本发实施例提供的瞬态抑制二极管的制作过程中部分结构示意图。图3为根据图2示出的瞬态抑制二极管的制作过程中的部分截面示意图。参考图2和图3，在衬底100上定义出芯片区101，衬底100上具有多个芯片区101，相邻的芯片区101之间需要进行电隔离，因此需要制作隔离槽，在瞬态抑制二极管的制作过程中，定义出芯片区101同时也就定义出隔离区102，以便在隔离区102的位置处制作隔离槽。提高芯片区101内PN结的有效接触面积可以提高瞬态抑制二极管的电学性能。
步骤2，在所述芯片区101内的衬底100表面上形成高出衬底表面的图形化阻挡层200，所述图形化阻挡层200为轴对称的闭合环形。
请继续参考图2和图3，本实施例中，所述图形化阻挡层200的材料为二氧化硅。
本实施例中，所述图形化阻挡层200可以通过对所述衬底100的表面进行氧化工艺（一般，对衬底氧化一次的深度约为13.5KÅ），将衬底表面的预设厚度氧化成二氧化硅，即得到预设厚度的二氧化硅层，然后通过具有图形化阻挡层200图案的第一图形化掩膜版对该二氧化硅层进行刻蚀，刻蚀露出原衬底材料，也就是说，刻蚀深度等于该预设厚度，从而将第一图形化掩膜版的图案转移到该二氧化硅层上，即形成具有预设厚度的图像化阻挡层200。通过该方法制得的图形化阻挡层200速度快，应力均匀，能够保障器件的稳定性。
需要说明的是，所形成的图形化阻挡层200的厚度越厚，也就是上述中氧化形成二氧化硅时的氧化深度越深，所达到的阻挡扩散的效果越好，本实施例中，所述图形化阻挡层200的厚度大于或等于13.5KÅ。那么，可知，前述中对所述衬底100的表面进行氧化工艺时，对其氧化的厚度需大于或等于13.5KÅ，则，将第一图形化掩膜版的图案转移到二氧化硅层上时，对二氧化硅层的刻蚀深度也需超过13.5KÅ。
在其他一些实施例中，形成所述图像化阻挡层200的方法也可以是：在所述衬底100的表面沉积一层覆盖在所述衬底100表面的保护层（二氧化硅），然后通过具有图形化阻挡层200图案的第一图形化掩膜版对该保护层进行刻蚀，从而将第一图形化掩膜版的图案转移到该保护层（二氧化硅层）上。
上述中，所述图形化阻挡层200的图案为轴对称的闭合环形，目的是保障衬底100的表面四周平衡，也保证后续进行扩散之后，PN结接触应力和电流的均匀性，以保障所形成的瞬态抑制二极管的性能。
所述图形化阻挡层200为多个同心的圆环或方环，同心的环的层数越多，后续扩散之后，所形成的PN结的有效接触面积会越大。
如图2中提供的实施例，所述图形化阻挡层200为两层的同心的方环。
在其他一些实施例中，可以根据需求，选择所述图形化阻挡层200中环的数量，例如，在一些实施例中，所述图形化阻挡层200中环的数量还可以为1层、3层、4层或其他层。
步骤3，以所述图形化阻挡层200为掩膜，对所述衬底100进行扩散，形成PN结。
参考图5，以所述图形化阻挡层200为掩膜，对所述衬底100进行第二掺杂类型的扩散工艺，使在衬底100内形成第二掺杂类型的扩散区300，所述扩散区300和第一掺杂类型的衬底之间形成PN结，所述PN结为多个连续起伏的曲面。
本实施例中，所述扩散工艺具体可以包括：加热所需温度为1100℃～1270℃，本实施例所需温度为1250-1270℃，加热的时间为15-60小时以上，使P型杂质原子和N型杂质原子距离半导体衬底100表面的深度达到30微米以上。
在其他实施例中，可以选择通过离子注入的方式对所述衬底100进行掺杂，使在衬底100内形成第二掺杂类型的扩散区300，以形成PN结。
需要说明的是，第二掺杂类型相应地为N型半导体或P型半导体，例如，当所提供的是P型衬底时，则形成扩散区300时扩散工艺的杂质源应为N型；若所提供的是N型衬底时，则形成扩散区300时扩散工艺的杂质源应选择为P型。
本实施例中，所选的是N型衬底，因此，形成扩散区300时扩散工艺的杂质源相应地为P型。
在所述N型衬底上形成图形化阻挡层200之后，可以理解为形成了扩散窗口201，即没有图形化阻挡层200阻挡的位置，视为可以直接从衬底表面进行扩散的扩散窗口。
参考图4和图5，图5为图4中衬底经过扩散工艺之后的截面示意图，由于具有所述图形化阻挡层200，图形化阻挡层200所在之处阻挡了扩散杂质源从衬底的表面直接向内部扩散，即，扩散杂质源只能通过扩散窗口201向衬底内部进行扩散，即向扩散窗口201的正下方和正下方的周边（阻挡层200的正下方）进行扩散，这样就使得扩散窗口201正下方的扩散深度深，而阻挡层200的正下方的扩散深度浅，并且距离扩散窗口201越远，扩散深度越浅，形成一个曲面。当图形化阻挡层200的厚度和/或高度合适、或者扩散时间足够长时，通过两个邻近扩散窗口所形成的扩散层可以在图形化阻挡层200区域的底部相穿通，从而在芯片衬底内部形成连续的PN结，此种扩散方法制作的PN结的接触面，也就是PN结的界面呈曲面型，与传统的平面结形状完全不同，所形成的是非平面结，有多个弧度（类似波浪），从图5横截面图中可以看出，图形化阻挡层200底部对应的扩散区300部分为第一扩散区，第一扩散区截面长度由传统的单边b变为两个边2a，所形成的PN结的有效接触面明显增大了。由于，PN结的有效接触面积越大，能通过的电流就越大，本申请的方案使得在不增加单个芯片面积的基础上增加了PN结的有效面积，从而解决了实际应用中既要求减小单个芯片面积同时又要求增加PN结面积的矛盾，因此，本申请提供的制造方法使得所形成的瞬态抑制二极管相比于同等面积的芯片电学性能更加优良。
需要说明的是，上述中的图形化阻挡层200中每层阻挡环的宽度（例如图中所示的方形阻挡环的截面宽度）需要根据后续扩散深度的设计，要保障芯片区101内的PN结在衬底内部能够相通。
所述图形化阻挡层200的环的宽度需要小于2倍的扩散深度（结深），即图形化阻挡层200中每层阻挡环的宽度小于两个结深深度，目的是保障图形化阻挡层200底部的衬底能够被横向扩通，即扩散层要在衬底内部相通，以保证所形成的PN结的电流稳定。
本实施例中，相邻的两个芯片区101上的图形化阻挡层200之间的距离也应当大于或等于定义的隔离区102（隔离槽）的槽口的宽度。
需要说明的是，在同一个芯片区101内，若所述图形化阻挡层200为多层的同心环结构，例如，具有两层同心环结构，分别为里层的第一阻挡环和外层的第二阻挡环，第一阻挡环的半径与第二阻挡环的半径的长度之差也应当大于扩散深度，以保障所制作的瞬态抑制二极管的工艺的有效性。
步骤3之后，还包括：去除所述图形化阻挡层200。
本实施例中，使用氢氟酸去除所述图形化阻挡层200，即，使用氢氟酸去除二氧化硅阻挡层。
在一些实施例中，在使用氢氟酸去除所述图形化阻挡层200之后或者之前，还需要刻蚀出隔离槽。
具体可以是在去除所述图形化阻挡层200之后，刻蚀隔离槽。
本实施例中，在所定义的隔离区102处，使用化学腐蚀开槽的方式在所述隔离区制作隔离槽。
需要说明的是，相邻的两个所述芯片区101之间一般为定义的隔离区102，在该位置通过湿法刻蚀，形成凹陷的隔离槽，并且，所刻蚀的深度一定大于扩散深度，以保障两个芯片之间绝缘。
参考图6，形成所述隔离槽之后，在隔离槽表面用绝缘材料400对所述隔离槽进行钝化。
本实施例中采用的绝缘材料400为玻璃粉。
对应于图5，可知，在制作工艺的过程中，隔离槽两边分别具有图形化阻挡层200，具有图形化阻挡层200底部的扩散离子是第一扩散区C，第一扩散区C是扩散工艺沿其两边的扩散窗口横向扩散时，两个方向相接的区域，因此，在第一扩散区C位置处的扩散浓度相对周边区域的扩散浓度低，并且第一扩散区C围绕所述隔离槽一周，也就是说，所述隔离槽一圈均为浓度较低的第一扩散区C，所以，在此处的击穿电压相对周边区域更高，因此所述第一扩散区在此可以起到保护环的作用，也就是可以起到避免隔离槽区域被击穿的作用。因此，所形成的瞬态抑制二极管的电学性能进一步得到提高。
还包括步骤4，分别在第一掺杂类型的衬底的外表面和扩散区的外表面覆盖金属层，形成电极。
当所要形成的是单向TVS时，第一掺杂类型的衬底的外表面与扩散区的外表面可以分别在器件的两面，也可以在器件的同一面；当所要形成的是双向TVS时，双向型TVS等同于由两只单向TVS 反向串接而成，也就是分别在器件的两面形成电极，并且电极分别形成在TVS器件两面的扩散区。
本实施例还提供一种瞬态抑制二极管，其通过上述制造方法制作，请继续参考图6，所述结构包括衬底100、衬底内的扩散区300、扩散区300和衬底100之间形成PN结，以及电极层（未图示），所述衬底100为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体；扩散区300形成在衬底内，为第二掺杂类型，其中，第二掺杂类型相应地为N型半导体或P型半导体；扩散区和第一掺杂类型的衬底之间形成的PN结，所述PN结的界面为连续的曲面，所述电极层可以分别形成在第一掺杂类型的衬底的外表面或扩散区的外表面。
本实施例中，所述扩散区300包括第一扩散区C和第二扩散区，所述第一扩散区C位于图形化阻挡层底部的部分扩散区300，所述第二扩散区位于未形成有图形化阻挡层底部的部分扩散区300，所述第一扩散区的扩散浓度低于第二扩散区的扩散浓度；相邻所述芯片区之间具有隔离槽（隔离区102），所述隔离槽（隔离区102）外侧围绕第一扩散区C。
所制作而成的瞬态抑制二极管的PN结接触面的截面为非平面结，其内部有多个弧度（类似波浪），例如图5中所示出的横截面图，图形化阻挡层200的图形中每增加一层环（二氧化硅阻挡环），其底部所对应的PN结的截面长度由传统的单个边（长度b）变为两个边（长度为2a），所形成的PN结的有效接触面明显增大。从而使得固定面积的芯片上能够制作出有更大电流的电流流过的器件，瞬态抑制二极管的功率有效提高；而且，利用图形化阻挡层200还可以在隔离槽周围形成第一扩散区C，第一扩散区C相当于一个保护环，第一扩散区C是扩散工艺沿其两边的扩散窗口横向扩散时，两个方向相接的区域，因此，在第一扩散区C位置处的扩散浓度相对周边区域的扩散浓度低，并且第一扩散区C围绕所述隔离槽一周，也就是说，所述隔离槽一圈均为浓度较低的第一扩散区C，所以，在此处的击穿电压相对周边区域更高，因此，所述第一扩散区在此可以起到保护环、避免隔离槽区域被击穿的作用。从而，所形成的器件的电学性能进一步得到提高。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。
Claims (10)
1.一种瞬态抑制二极管的制造方法，其特征在于，包括：
提供衬底，并定义芯片区，所述衬底为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体；
在所述芯片区内的衬底的表面上形成高出衬底表面的图形化阻挡层，所述图形化阻挡层为多个同心的圆环或方环；
以所述图形化阻挡层为掩膜，对所述衬底进行第二掺杂类型的扩散工艺，使在衬底内形成第二掺杂类型的扩散区，所述扩散区和第一掺杂类型的衬底之间形成PN结，所述PN结为多个连续起伏的曲面，其中，第二掺杂类型相应地为N型半导体或P型半导体，其中，图形化阻挡层中，单层环的宽度小于扩散深度的二分之一；
分别在第一掺杂类型的衬底的外表面和扩散区的外表面覆盖金属层，形成电极。
2.如权利要求1所述的制造方法，其特征在于，所述图形化阻挡层为轴对称图形。
3.如权利要求1所述的制造方法，其特征在于，相邻的两个芯片区上的图形化阻挡层之间的距离大于或等于定义的隔离槽的槽口宽度。
4.如权利要求1所述的制造方法，其特征在于，在同一个芯片区内，两个相接近的同心环之间的半径距离大于扩散深度。
5.如权利要求1所述的制造方法，其特征在于，所述图形化阻挡层的厚度大于或等于13.5KÅ。
6.如权利要求1所述的制造方法，其特征在于，所述图形化阻挡层的材料为二氧化硅。
7.如权利要求1所述的制造方法，其特征在于，所述以所述图形化阻挡层为掩膜，对所述衬底进行扩散，形成PN结之后，还包括：使用氢氟酸去除所述图形化阻挡层。
8.如权利要求7所述的制造方法，其特征在于，在使用氢氟酸去除所述图形化阻挡层之后或者之前，还包括：
在相邻的两个所述芯片区之间定义隔离区；
用化学腐蚀开槽的方式在所述隔离区制作隔离槽，所述隔离槽的***具有第一扩散区；
在所述隔离槽表面用绝缘材料对所述隔离槽进行钝化。
9.一种瞬态抑制二极管，其特征在于，包括：
衬底，所述衬底为第一掺杂类型材料，第一掺杂类型为P型半导体或N型半导体；
在衬底内形成第二掺杂类型的扩散区，第二掺杂类型相应地为N型半导体或P型半导体；
扩散区和第一掺杂类型的衬底之间形成的PN结，所述PN结为多个连续起伏的曲面；
以及电极层，所述电极层分别在第一掺杂类型的衬底的外表面和扩散区的外表面。
10.如权利要求9所述的瞬态抑制二极管，其特征在于，所述扩散区包括第一扩散区和第二扩散区，所述第一扩散区位于图形化阻挡层底部的部分扩散区，所述第二扩散区位于未形成有图形化阻挡层底部的部分扩散区，所述第一扩散区的扩散浓度低于第二扩散区的扩散浓度；相邻芯片区之间具有隔离槽，所述隔离槽外侧围绕第一扩散区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011498762.0A CN112242302B (zh) | 2020-12-18 | 2020-12-18 | 瞬态抑制二极管及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202011498762.0A CN112242302B (zh) | 2020-12-18 | 2020-12-18 | 瞬态抑制二极管及其制造方法 |
Publications (2)
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|---|---|
| CN112242302A true CN112242302A (zh) | 2021-01-19 |
| CN112242302B CN112242302B (zh) | 2021-03-30 |
Family
ID=74175226
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011498762.0A Active CN112242302B (zh) | 2020-12-18 | 2020-12-18 | 瞬态抑制二极管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112242302B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870078A (zh) * | 2016-06-12 | 2016-08-17 | 浙江明德微电子股份有限公司 | 一种有效增加pn结结面积的芯片结构及其制造方法 |
| CN107425047A (zh) * | 2017-03-02 | 2017-12-01 | 深圳傲威半导体有限公司 | 一种tvs二极管pn结结构 |
| CN210956686U (zh) * | 2019-12-20 | 2020-07-07 | 力特半导体（无锡）有限公司 | 瞬变电压抑制二极管 |
| CN112071753A (zh) * | 2020-09-10 | 2020-12-11 | 深圳市槟城电子有限公司 | 一种电子元件的制备方法及电子元件 |
-
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- 2020-12-18 CN CN202011498762.0A patent/CN112242302B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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