CN112236859A - 具有屏蔽结构的半导体器件 - Google Patents

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Abstract

本公开内容的各方面提供了一种半导体器件。该半导体器件包括第一管芯。第一管芯包括半导体衬底，该半导体衬底具有在该半导体衬底的第一侧形成的晶体管。此外，第一管芯包括连接结构，该连接结构延伸穿过半导体衬底并将被设置在半导体衬底的第一侧上的第一导电层与被设置在半导体衬底的与该半导体衬底的第一侧相对的第二侧上的第二导电层导电地连接。此外，第一管芯包括被设置在半导体衬底中并且在连接结构与至少晶体管之间的屏蔽结构。屏蔽结构包括第三导电层并且可以缓解连接结构与晶体管之间的耦合。

Description

具有屏蔽结构的半导体器件
技术领域
概括地说，本申请描述了涉及半导体器件和用于半导体器件的制造过程的实施例。
背景技术
贯穿硅触点(TSC)可以用于促进在晶片上的正面金属层与背面金属层之间形成电连接。在一些示例中，在晶片的正面，正面金属层与从晶片的正面形成的常规触点连接。可以通过从晶片的背面蚀刻穿过硅来从晶片的背面形成TSC孔。TSC孔可以使常规触点的底部暴露。TSC孔可以填充有导电材料以形成与常规触点导电地连接的TSC。此外，背面金属层可以形成为与TSC连接。因此，背面金属层和正面金属层经由TSC和常规触点导电地连接。
发明内容
本公开内容的各方面提供了一种半导体器件。所述半导体器件包括第一管芯。所述第一管芯包括半导体衬底，所述半导体衬底具有在所述半导体衬底的第一侧形成的晶体管。此外，所述第一管芯包括连接结构，所述连接结构延伸穿过所述半导体衬底并将被设置在所述半导体衬底的第一侧上的第一导电层与被设置在所述半导体衬底的与所述半导体衬底的所述第一侧相对的第二侧上的第二导电层导电地连接。此外，所述第一管芯包括被设置在所述半导体衬底中并且在所述连接结构与至少晶体管之间的屏蔽结构。所述屏蔽结构包括第三导电层并且可以缓解所述连接结构与所述晶体管之间的耦合。
在一些实施例中，所述连接结构包括在所述半导体衬底中形成的贯穿衬底触点和在所述半导体衬底的所述第一侧形成的正面触点。所述正面触点与所述贯穿衬底触点导电地连接，并且与被设置在所述半导体衬底的所述第一侧上的所述第一导电层导电地连接。在一些示例中，所述屏蔽结构可以包封所述半导体衬底中的所述贯穿衬底触点。
根据本公开内容的一方面，所述屏蔽结构在所述半导体衬底中延伸与所述贯穿衬底触点基本上相同的深度范围。在一些示例中，所述屏蔽结构中的所述第三导电层具有与所述贯穿衬底触点中的导电材料相同的材料。
在一些实施例中，所述屏蔽结构包括被设置在所述第三导电层与所述半导体衬底之间的绝缘材料。所述屏蔽结构的宽度大于所述第三导电层与所述半导体衬底之间的所述绝缘材料的厚度的两倍。
在一些实施例中，所述第三导电层导电地耦合到所述第二导电层的在操作期间接收恒定电压的部分。在一些示例中，所述第三导电层导电地耦合到所述第二导电层的在操作期间连接到地的所述部分。
在一些实施例中，所述半导体器件包括与所述第一管芯堆叠的第二管芯。所述第二管芯包括存储器单元，并且用于所述存储器单元的***电路是由所述第一管芯上的所述晶体管形成的。
本公开内容的各方面提供了一种用于制造半导体器件的方法。所述方法包括：从管芯的第一侧在所述管芯的半导体衬底上设置晶体管；以及形成连接结构，所述连接结构延伸穿过所述半导体衬底并导电地连接被设置在所述管芯的所述第一侧上的第一导电层和被设置在所述管芯的与所述第一侧相对的第二侧上的第二导电层。此外，所述方法包括：在所述半导体衬底中并且在所述连接结构与至少晶体管之间形成屏蔽结构。所述屏蔽结构包括第三导电层并且可以缓解所述连接结构与所述晶体管之间的耦合。
为了形成所述连接结构，在一些实施例中，所述方法包括：从所述管芯的所述第一侧在所述半导体衬底的所述第一侧形成正面触点。所述正面触点与被设置在所述管芯的所述第一侧上的所述第一导电层导电地连接。随后所述方法包括：从所述管芯的所述第二侧在所述半导体衬底中形成贯穿衬底触点。所述贯穿衬底触点与所述正面触点导电地连接。此外，为了形成所述屏蔽结构，所述方法包括：从所述管芯的所述第二侧形成所述屏蔽结构，所述屏蔽结构包封所述半导体衬底中的所述贯穿衬底触点。
在一些实施例中，所述方法包括：在相同处理步骤中从所述管芯的所述第二侧形成用于所述贯穿衬底触点的孔和用于所述屏蔽结构的沟槽。在一些示例中，所述方法包括：从所述管芯的所述第二侧减薄所述半导体衬底；以及基于掩模从所述管芯的所述第二侧蚀刻所述半导体衬底，所述掩模包括用于所述贯穿衬底触点的第一图案和用于所述屏蔽结构的第二图案。
在一些实施例中，所述方法包括：在所述孔的侧壁上并在所述沟槽的侧壁上形成绝缘层；以及在所述孔和所述沟槽中填充所述第三导电层。
在一些实施例中，所述方法包括：从所述管芯的所述第二侧形成所述第二导电层。所述第二导电层的一部分与所述屏蔽结构的所述第三导电层连接。在一些示例中，所述第二导电层的所述部分连接到在操作期间接收恒定电压的焊盘结构。例如，所述第二导电层的所述部分连接到所述焊盘结构以用于接地连接。
在一些实施例中，所述管芯是第一管芯，并且所述方法包括将第二管芯与所述第一管芯接合。所述第二管芯具有存储器单元，并且用于所述存储器单元的***电路是由所述第一管芯上的所述晶体管形成的。
附图说明
通过在与附图一起阅读以下具体实施方式最佳地理解本公开内容的各方面。注意，根据行业中的标准实践，各个特征未按比例绘制。事实上，为讨论清晰起见，各个特征的尺寸可以任意地增加或缩小。
图1示出了根据本公开内容的一些实施例的半导体器件的横截面视图。
图2A示出了根据本公开内容的一些实施例的半导体器件的一部分的顶视图，并且图2B示出了根据本公开内容的一些实施例的半导体器件的该部分的横截面视图。
图3示出了概括根据本公开内容的一些实施例的用于形成半导体器件的过程的流程图。
图4-图7示出了根据一些实施例在制造过程期间半导体器件的横截面视图。
具体实施方式
以下公开内容提供了用于实现所提供主题内容的不同特征的不同实施例或示例。以下描述组件和布置的特定示例以简化本公开内容。当然，这些仅仅是示例而并非旨在限制。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括其中第一和第二特征可以直接接触的实施例，并且还可以包括其中可以在第一和第二特征之间形成另外的特征以使得第一和第二特征可能不直接接触的实施例。另外，本公开内容可以在各个示例中重复附图标记和/或字母。该重复是为了简化和清晰的目的，并且自身并不规定所讨论的各个实施例和/或配置之间的关系。
此外，在本文中可以使用空间相对术语(例如“之下”、“下方”、“下部”、“之上”、“上部”等等)以简化描述，以便描述一个元素或特征与另一元素或特征的关系，如附图中所示出的。空间相对术语旨在涵盖除了附图中所描绘的取向之外设备在使用或操作中的不同取向。装置可以以其它方式取向(旋转90度或处于其它取向)并且本文所使用的空间相对描述符同样可以相应地解读。
本公开内容的各方面提供了屏蔽结构以缓解贯穿衬底触点与半导体衬底之间的耦合。通常，在半导体衬底的第一侧(也被称为正面)形成晶体管、常规触点(也被称为正面触点)和一个或多个图案化第一导电层(例如，图案化第一金属层)。常规触点可以将晶体管的端子(例如源极端子、漏极端子、栅极端子等等)与被设置在半导体衬底的第一侧上的图案化第一导电层连接。形成贯穿衬底触点，该贯穿衬底触点延伸穿过半导体衬底以与一些常规触点导电地连接以形成连接结构，这些连接结构可以将半导体衬底的第一侧的图案化第一导电层与被设置在半导体衬底的第二侧(也被称为背面)上的图案化第二导电层(例如，图案化第二金属层)连接。连接结构可以用于在图案化第一导电层与图案化第二导电层之间发送信号。
根据本公开内容的一方面，连接结构中的信号传输会由于耦合而造成附近电路组件(例如晶体管、电阻器等等)中的电瞬态噪声或电击)。本公开内容提供了用于在半导体衬底中形成屏蔽结构以缓解耦合、并且因此减少电路中的电瞬态噪声或电击的屏蔽结构和技术。
在一些示例中，屏蔽结构包括导电层(也被称为第三导电层)和将该导电层与半导体衬底绝缘的绝缘层。屏蔽结构被设置在至少贯穿衬底触点与诸如晶体管、电阻器等电路组件之间。屏蔽结构可以缓解贯穿衬底触点与电路组件之间的耦合。在一些实施例中，屏蔽结构具有环形形状以包封一个或多个贯穿衬底触点并且可以缓解被包封的贯穿衬底触点与在半导体衬底的在屏蔽结构的环形之外的部分中/上形成的电路组件之间的耦合。因此，对由贯穿衬底触点发送的信号的改变对在半导体衬底的在屏蔽结构的环形之外的部分中形成的电路组件的操作造成很小的影响或没有影响。在一些实施例中，屏蔽结构的导电层在操作期间耦合到恒定电压源(例如接地)以进一步缓解耦合效应。
要注意，屏蔽结构可以用于具有半导体衬底的任何适当的半导体器件中，并且屏蔽结构可以包封贯穿衬底触点并缓解贯穿衬底触点与半导体衬底之间的耦合。虽然在以下描述中，使用硅衬底和贯穿硅触点(TSC)来说明屏蔽结构和用于形成屏蔽结构的技术，但所公开的屏蔽结构和用于形成屏蔽结构的技术可以用于其它适当的半导体衬底中。
还要注意，屏蔽结构可以用于任何适当类型的半导体器件中。虽然在以下描述中，使用具有堆叠在一起的多个管芯的半导体器件来说明屏蔽结构和用于形成屏蔽结构的技术，但所公开的屏蔽结构和用于形成屏蔽结构的技术可以用于其它半导体器件(例如具有单个管芯的半导体器件)中。虽然在以下描述中，半导体器件是包括具有存储器单元阵列的至少一个管芯的半导体器件，但所公开的屏蔽结构和用于形成屏蔽结构的技术可以用于没有存储器单元阵列的其它半导体器件中。
图1示出了根据本公开内容的一些实施例的半导体器件100的横截面视图。半导体器件100包括面对面接合的两个管芯101和102。这两个管芯中被称为第一管芯的至少一个管芯具有被设置在第一管芯的背面的图案化金属层。使用连接结构来将第一管芯的背面的图案化金属层耦合到第一管芯的正面的另一图案化金属层。连接结构包括在半导体衬底中形成的贯穿衬底触点。此外，可以在半导体衬底中在贯穿衬底触点与在半导体衬底中形成的电路组件之间设置屏蔽结构以缓解贯穿衬底触点与电路组件之间的耦合。
具体而言，在半导体器件100中，管芯102包括在正面形成的存储器单元阵列并且可以被称为阵列管芯102，并且管芯101包括在正面形成的***电路并且可以被称为***管芯101。在一些示例中，使用互补金属氧化物半导体(CMOS)技术来形成***电路，并且***管芯101还被称为CMOS管芯101。
要注意，在一些实施例中，半导体器件可以包括多个阵列管芯并包括CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠并接合在一起。CMOS管芯分别耦合到该多个阵列管芯，并且可以驱动各个阵列管芯以与半导体器件100类似的方式操作。
半导体器件100可以是任何适当的器件。在一些示例中，半导体器件100至少包括面对面接合的第一晶片和第二晶片。阵列管芯102与其它阵列管芯一起被设置在第一晶片上，并且CMOS管芯101与其它CMOS管芯一起被设置在第二晶片上。第一晶片和第二晶片被接合在一起，因此第一晶片上的阵列管芯与第二晶片上的对应CMOS管芯接合。在一些示例中，半导体器件100是具有至少接合在一起的阵列管芯102和CMOS管芯101的芯片。在一示例中，芯片是从接合在一起的晶片切割的。在另一示例中，半导体器件100是包括被组装在封装衬底上的一个或多个半导体芯片的半导体封装。
阵列管芯102包括衬底103、以及在衬底103上形成的存储器单元。CMOS管芯101包括衬底104、以及在衬底104上形成的***电路。为简单起见，衬底103的主表面被称为X-Y平面，并且垂直于该主表面的方向被称为Z方向。
衬底103和衬底104分别可以是任何合适的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底103和衬底104分别可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底103和衬底104分别可以是体晶片或外延层。
半导体器件100包括存储器单元阵列和***电路(例如，地址解码电路、页面缓冲器电路、数据I/O电路、电压发生器、主控制器等等)。在图1的示例中，在衬底103的正面形成存储器单元阵列，并且在CMOS管芯101的衬底104的正面形成***电路。阵列管芯102和CMOS管芯101面对面地设置并且接合在一起。要注意，通常，晶体管被设置在衬底的正面(在一些示例中也被称为第一侧)，衬底的相对侧被称为背面(在一些示例中也被称为第二侧)，并且正面的表面可以被称为前面。
在图1的示例中，可以在阵列管芯102上形成三维(3D)NAND存储器单元串的块。在一些示例中，阵列管芯102包括阶梯区域106和核心区域107。存储器单元在核心区域106中可以被形成为垂直存储器单元串105的阵列。在图1的示例中，垂直存储器单元串105被示为在核心区域107中形成的垂直存储器单元串的阵列的表示。
阶梯区域106(在一些示例中也被称为连接区域)用于促进制作至例如垂直存储器单元串中的存储器单元的栅极、选择晶体管的栅极等等的连接。垂直存储器单元串中的存储器单元的栅极对应于NAND存储器架构的字线。
根据本公开内容的一方面，CMOS管芯101包括使用CMOS技术形成的***电路。例如，CMOS管芯101包括在衬底104的有源区域(AA)中形成的P型掺杂阱111和N型掺杂阱110，P型掺杂阱111和N型掺杂阱110可以由浅沟槽隔离(STI)结构113绝缘。可以在N型掺杂阱110中形成P型晶体管，并且可以在P型掺杂阱111中形成N型晶体管。
根据本公开内容的一方面，P型晶体管和N型晶体管适当地耦合以形成CMOS电路。在一些示例中，N型晶体管和P型晶体管的端子耦合到被设置在CMOS管芯101的正面的图案化金属层。图1示出了被设置在P型掺杂阱111中的N型晶体管120。N型晶体管120包括源极/漏极(S/D)端子和栅极端子(G)，S/D端子和G端子经由常规触点结构连接到被称为M1的图案化金属层。例如，S/D端子经由常规触点结构C1和C2连接到M1，并且栅极端子经由常规触点结构C3连接到M1。图案化金属层M1可以使用通孔结构连接到被设置在CMOS管芯101的正面的其它金属层(例如，M2、M3…)。
此外，根据本公开内容的一方面，阵列管芯102和CMOS管芯101中的一个管芯被配置为在衬底的背面包括背面金属层。背面金属层可以用于提供焊盘结构和/或布线路径。可以形成焊盘结构以促进附连接合导线，这些接合导线可以将焊盘结构与外部组件(例如电源、接地、其它半导体器件、印刷电路板(PCB)上的金属导线等等)导电地耦合。在一些实施例中，输入/输出电路被设置在CMOS管芯101上，因此当在CMOS管芯101的背面形成焊盘结构时，与在阵列管芯102的背面形成的焊盘结构相比，用于输入/输出信号的信号路径可以相对较短。
在图1的示例中，CMOS管芯101包括图案化背面金属层BM，该图案化背面金属层BM被设置在CMOS 101的背面的绝缘层180上。此外，CMOS管芯101包括在有源区域中形成的连接结构，以将CMOS管芯101的背面的图案化背面金属层BM与CMOS管芯101的正面的图案化金属层M1连接。在一些实施例中，每个连接结构包括导电地连接在一起的贯穿硅触点(TSC)和正面触点。正面触点是通过在CMOS管芯101的正面进行处理来形成的，并且TSC是通过在CMOS管芯101的背面进行处理来形成的。此外，TSC可以被屏蔽结构保护以缓解TSC与在衬底104中形成的电路组件(例如N型晶体管120等等)之间的耦合。在图2A和图2B中示出了CMOS管芯102的一部分150以进一步说明根据本公开内容的一些实施例的屏蔽结构。
图2A示出了根据本公开内容的一些实施例的CMOS管芯101的部分150的顶视图，并且图2B示出了根据本公开内容的一些实施例的CMOS管芯101的部分150的沿图2A中所示的B-B’线的横截面视图。要注意，为了易于说明，图2A示出了CMOS管芯101中的一些组件(例如，有源区域、TSC、屏蔽结构)的图案，并省略了其它组件的图案。
如由图2A和图2B所示，部分150包括由STI结构113绝缘的有源区域AA 121、AA 122和AA 123。在一示例中，有源区域AA 121可以包括N型掺杂阱并且可以包括在该N型掺杂阱中形成的P型晶体管；有源区域AA 123可以包括P型掺杂阱并且可以包括在该P型掺杂阱中形成的N型晶体管。此外，在有源区域AA 122中形成连接结构170，并将CMOS管芯101的正面的图案化金属层M1与CMOS管芯101的背面的图案化金属层BM连接。在一些示例中，每个连接结构170包括导电地连接在一起的正面触点171和TSC 175。正面触点171是通过在CMOS管芯101的正面进行处理来形成的，并连接到CMOS管芯101的正面的图案化金属层M1。TSC 175是通过在CMOS管芯101的背面进行处理来形成的，以与正面触点171连接。此外，通过在CMOS管芯101的背面进行处理，TSC 175连接到CMOS管芯101的背面的图案化金属层BM。
在一些实施例中，可以与晶体管的S/D端子的触点类似的方式来形成正面触点171，对自对准的硅化物的阻挡除外。在一示例中，在重掺杂硅中形成S/D端子。为了形成至S/D端子的良好触点，在一示例中，使用自对准的硅化物工艺(自对准硅化物工艺(salicideprocess))。在一示例中，自对准硅化物工艺开始于在晶片上沉积薄的过渡金属层(例如，钛、钴、镍、铂和钨)。对晶片加热，从而允许过渡金属与半导体器件的有源区域中暴露的硅(例如，源极端子、漏极端子、栅极端子)反应，进而形成低电阻过渡金属硅化物。过渡金属既不与二氧化硅也不与晶片上存在的氮化硅绝缘体(例如STI结构113)反应。在反应之后，可以通过化学蚀刻来移除任何剩余的过渡金属。
在有源区域AA 122中，形成自对准硅化物阻挡件131以防止形成自对准的硅化物。自对准硅化物阻挡件131可以是通过光刻工艺和蚀刻工艺来图案化的介电层(例如，二氧化硅或氮化硅)。
在一些实施例中，可以以与至S/D端子的触点相同的方式来形成有源区域AA 122中的正面触点171。例如，可以沉积合适的绝缘层(例如，二氧化硅、氮化硅等等)，并且使用蚀刻工艺来形成用于正面触点171、S/D触点和绝缘层中的栅极触点的接触孔。蚀刻工艺可以在与硅的界面处停止。随后用金属材料来填充接触孔以形成触点。随后，可以通过在CMOS管芯101的正面进行处理来形成图案化金属层M1，并且将其与正面触点结构171和其他接触结构(例如，S/D触点、栅极触点等等)适当地连接。
在图2A和图2B的示例中，通过从CMOS管芯101的背面进行处理来在有源区域AA122中形成TSC 175。在一示例中，硅衬底104被减薄以减小硅的厚度，随后可以通过蚀刻穿过硅衬底104来产生贯穿硅孔。贯穿硅孔可以使正面触点171的底部从硅衬底104的背面暴露。随后，贯穿硅孔可以填充有合适的层以形成TSC 175。例如，在贯穿硅孔的侧壁上形成绝缘层176，并且在贯穿硅孔中填充金属材料177，以与正面触点171的底部连接。
根据本公开内容的一方面，TSC 175的结构会诱发金属材料177与附近硅衬底之间的电容耦合。当金属材料177用于信号传输时，信号的变化(例如，电压变化)会造成例如附近硅衬底中的电压变化，并且随后会在操作期间造成附近晶体管中的信号噪声。
根据本公开内容的一些方面，屏蔽结构160被设置在TSC 175与附近晶体管之间。在一些示例中，屏蔽结构160包括导电层，例如金属材料161。金属材料161通过绝缘材料162与硅衬底104绝缘。屏蔽结构160可以阻挡电场并减少从TSC 175到附近晶体管的耦合。
在一些实施例中，屏蔽结构160包封TSC 175，并且在由屏蔽结构160包封的区域外部形成晶体管。因此，由TSC 175发送的信号的变化被屏蔽结构160阻挡，并且造成在由屏蔽结构160包封的区域外部的晶体管中的很小信号变化或没有信号变化。在图2A的示例中，屏蔽结构160从顶视图具有闭合的圆环形状，并且可以包封一个或多个TSC 175。
注意，在一些实施例中，屏蔽结构160的圆环形状不是闭合的，并且从顶视图可以具有开口(未示出)。
在一些实施例中，金属材料161连接到使用图案化金属层BM形成的布线路径，并且布线路径可以将金属材料161连接到在操作期间接收恒定电压电平(例如接地)的焊盘结构。
根据本公开内容的一些方面，屏蔽结构160在Z方向上在硅衬底104中延伸大约与TSC 175相同的深度范围。在一些示例中，屏蔽结构160的厚度(图2A中所示的T)大约与TSC175的宽度(图2A中所示的W)相同。在一些示例中，屏蔽结构160的厚度(图2A中所示的T)大于绝缘层176的厚度(图2B中所示的D)的两倍。在一些实施例中，可以利用使用相同掩模来限定的图案同时形成屏蔽结构160和TSC 175。
图3示出了根据本公开内容的一些实施例的概括用于形成半导体器件100的过程300的流程图。图4-图7示出了根据一些实施例的在工艺期间半导体器件100的横截面视图。过程300开始于S301并行进至S310。
在S310，管芯的衬底从该衬底的背面减薄。例如，CMOS管芯101和阵列管芯102面对面地接合并且随后从CMOS管芯101的背面减薄该CMOS管芯101。
图4示出了在通过减薄工艺从背面移除衬底104的一部分之后半导体存储器件100的横截面视图。半导体存储器件100包括面对面接合的阵列管芯102和CMOS管芯101。随后，从背面减薄衬底104以移除衬底104的一部分，如图4中的“移除”所示。
在一些实施例中，在第一晶片上与其他CMOS管芯一起制造CMOS管芯101，并且在第二晶片上与其他阵列管芯一起制造阵列管芯102。在一些示例中，分开地制造第一晶片和第二晶片。
在一些示例中，使用在第一晶片的正面操作的CMOS工艺来在第一晶片上形成***电路。在一示例中，形成STI结构113以限定有源区域，并且可以执行适当的掺杂工艺以形成P型掺杂阱和N型掺杂阱。此外，形成晶体管的栅极端子，并且形成晶体管的源极/漏极端子。在一些示例中，可以使用自对准硅化物工艺，并使用自对准硅化物阻挡件(例如自对准硅化物阻挡件131)来阻挡有源区域(例如有源区域122)中的硅化物形成，该有源区域用于形成将金属层的正面与背面金属层连接的连接结构。
此外，可以沉积合适的绝缘材料，并且可以形成触点和正面金属层。例如，可以使用相同的触点形成工艺来形成触点C1、C2和C3以及正面触点171。随后，可以沉积和图案化金属层M1。此外，在一些示例中，可以执行后端制程(BEOL)工艺以形成另外的金属层，以及在第一晶片的正面(例如，CMOS管芯101的正面)的第一接合结构。
类似地，使用在第二晶片的正面操作的过程来在第二晶片上形成存储器单元阵列，并且在第二晶片的正面形成第二接合结构。
在一些实施例中，第一晶片和第二晶片可以使用晶片到晶片接合技术来面对面地接合。第一晶片上的第一接合结构与第二晶片上的相应第二接合结构接合，因此第一晶片上的CMOS管芯分别与第二晶片上的阵列管芯接合。
在一些示例中，在晶片到晶片的接合工艺之后，从第一晶片的背面减薄该第一晶片。在一示例中，使用化学机械抛光(CMP)工艺或研磨工艺来从第一晶片的背面移除体硅(bulk silicon)的一部分。
返回参考图3，在S320，通过在管芯的背面上进行处理来产生衬底中的沟槽。沟槽用于形成屏蔽结构。在一些实施例中，产生具有用于TSC的孔的沟槽。
图5示出了在衬底104中产生用于形成屏蔽结构的沟槽165之后半导体器件100的横截面视图。在一些示例中，在衬底104的背面沉积绝缘层180，并且使用掩模500来限定绝缘层180和衬底104中的沟槽165。在图5的示例中，掩模500包括各种图案，例如第一图案510、第二图案520、第三图案530等等。第一图案510对应于屏蔽结构，并且第一图案510可以通过蚀刻工艺转移到绝缘层180和衬底104中，作为在与被设置在硅衬底104的正面的绝缘层151的界面处停止的沟槽165。第二图案520对应于TSC，并且第二图案520可以通过蚀刻工艺被转移到绝缘层180和衬底104中，作为在与绝缘层151的界面处停止的孔178。第三图案530对应于背面深沟槽环(BDTI)，该BDTI在一些示例中用于隔离阱(例如，P型掺杂阱和N型掺杂阱)。第三图案530通过蚀刻工艺转移到衬底104中作为在STI结构113上停止的沟槽115。
注意，在一些示例中，沟槽115的宽度比沟槽165窄。在一示例中，沟槽115的宽度等于或小于将被沉积的绝缘层176的厚度(图2B中所示的D)的两倍，并且沟槽165的宽度(在图5中由T示出)大于将被沉积的绝缘层176的厚度(图2B中所示的D)的两倍。孔178的宽度(在图5中由W示出)也大于将被沉积的绝缘层176的厚度(图2B中所示的D)的两倍。
返回参考图3，在S330，在沟槽的侧壁上形成绝缘层。
图6示出了在CMOS管芯101的背面沉积绝缘层176之后半导体器件100的横截面视图。在一些实施例中，使用产生共形薄膜层的沉积技术来沉积绝缘层176。例如，可以使用原子层沉积(ALD)来形成绝缘层176。可以控制绝缘层176的厚度以完全填充沟槽115(在图5中)以形成BDTI。对于孔178和沟槽165，在侧壁和底部上沉积绝缘层176。
注意，沟槽165的宽度和孔178的宽度大于绝缘层176的厚度的两倍，因此沟槽165和孔178没有被绝缘层176完全填充。
返回参考图3，在S340，将导电层填充到沟槽中。
图7示出了在CMOS管芯101的背面执行金属填充工艺之后半导体器件100的横截面视图。
在一些示例中，在沉积绝缘层176之后，可以执行蚀刻工艺以移除孔178的底部的绝缘层176。移除孔178的底部的绝缘层176露出正面触点171的端部。注意，在沟槽165的底部，绝缘层176与在正面形成的绝缘层151交界，因此移除沟槽165的底部的绝缘层176不影响屏蔽结构的绝缘。在一些实施例中，可以适当地保护沟槽165以免移除沟槽165的底部的绝缘层176。
随后，将金属层填充到沟槽165和孔178中。在孔178中，填充的金属层与正面触点171的端部接触并形成TSC 175，并且因此通过正面触点171和TSC 175形成连接结构170。在沟槽165中，填充的金属层形成用于屏蔽结构160的导电层。
在一些示例中，沉积钨以填充沟槽165，并且可以通过CMP工艺移除孔178和钨的在绝缘层180的表面上的部分。
返回参考图3，在S350，可以进一步执行另外的过程。例如，可以形成和图案化背面金属层BM。图案化金属层BM可以形成布线路径和焊盘结构。图1中示出了具有图案化金属层BM的半导体器件100的横截面视图。
前述内容概括了若干实施例的特征以使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员将意识到，他们可以容易地使用本公开内容作为用于设计或修改其它过程和结构以执行相同目的和/或实现本文所引入的实施例的相同优点的基础。本领域技术人员还将认识到，此类等效构造不会偏离本公开内容的精神和范围，并且他们可以对其作出各种改变、替换和更改而不会偏离本公开内容的精神和范围。

Claims (20)

1.一种半导体器件，包括：
第一管芯，所述第一管芯包括：
半导体衬底，所述半导体衬底具有在所述半导体衬底的第一侧形成的晶体管；
连接结构，所述连接结构延伸穿过所述半导体衬底并导电地连接被设置在所述半导体衬底的第一侧上的第一导电层和被设置在所述半导体衬底的与所述第一侧相对的第二侧上的第二导电层；以及
屏蔽结构，所述屏蔽结构被设置在所述半导体衬底中并且在所述连接结构与至少晶体管之间，所述屏蔽结构包括第三导电层。
2.根据权利要求1所述的半导体器件，其中，所述连接结构包括：
在所述半导体衬底中形成的贯穿衬底触点；以及
在所述半导体衬底的所述第一侧形成并与所述贯穿衬底触点导电地连接的正面触点，所述正面触点与被设置在所述半导体衬底的所述第一侧上的图案化第一导电层导电地连接。
3.根据权利要求2所述的半导体器件，其中：
所述屏蔽结构被配置为：包封所述半导体衬底中的所述贯穿衬底触点。
4.根据权利要求2所述的半导体器件，其中：
所述屏蔽结构被配置为：在所述半导体衬底中延伸与所述贯穿衬底触点基本上相同的深度范围。
5.根据权利要求2所述的半导体器件，其中：
所述屏蔽结构中的所述第三导电层具有与所述贯穿衬底触点中的导电材料相同的材料。
6.根据权利要求1所述的半导体器件，其中：
所述屏蔽结构包括被设置在所述第三导电层与所述半导体衬底之间的绝缘材料。
7.根据权利要求6所述的半导体器件，其中，所述屏蔽结构的宽度大于所述第三半导体层与所述半导体衬底之间的所述绝缘材料的厚度的两倍。
8.根据权利要求1所述的半导体器件，其中，所述第三导电层导电地耦合到所述第二半导体层的在操作期间接收恒定电压的部分。
9.根据权利要求8所述的半导体器件，其中，所述第三导电层导电地耦合到所述第二半导体层的在操作期间连接到地的所述部分。
10.根据权利要求1所述的半导体器件，还包括：
与所述第一管芯堆叠的第二管芯，所述第二管芯包括存储器单元，其中，用于所述存储器单元的***电路是由所述第一管芯上的所述晶体管形成的。
11.一种用于制造半导体器件的方法，包括：
从管芯的第一侧在所述管芯的半导体衬底上设置晶体管；
形成连接结构，所述连接结构延伸穿过所述半导体衬底并导电地连接被设置在所述管芯的所述第一侧上的第一导电层和被设置在所述管芯的与所述第一侧相对的第二侧上的第二导电层；以及
在所述半导体衬底中并且在所述连接结构与至少晶体管之间形成屏蔽结构，所述屏蔽结构包括第三导电层。
12.根据权利要求11所述的方法，其中，形成所述连接结构还包括：
从所述管芯的所述第一侧在所述半导体衬底的第一侧形成正面触点，所述正面触点与被设置在所述管芯的所述第一侧上的所述第一导电层导电地连接；以及
从所述管芯的所述第二侧在所述半导体衬底中形成贯穿衬底触点，所述贯穿衬底触点与所述正面触点导电地连接。
13.根据权利要求12所述的方法，其中，形成所述屏蔽结构还包括：
从所述管芯的所述第二侧形成所述屏蔽结构，所述屏蔽结构包封所述半导体衬底中的所述贯穿衬底触点。
14.根据权利要求12所述的方法，还包括：
在相同处理步骤中从所述管芯的所述第二侧形成用于所述贯穿衬底触点的孔和用于所述屏蔽结构的沟槽。
15.根据权利要求14所述的方法，还包括：
从所述管芯的所述第二侧减薄所述半导体衬底；
基于掩模从所述管芯的所述第二侧蚀刻所述半导体衬底，所述掩模包括用于所述贯穿衬底触点的第一图案和用于所述屏蔽结构的第二图案。
16.根据权利要求14所述的方法，还包括：
在用于所述贯穿衬底触点的所述孔的侧壁上并在用于所述屏蔽结构的所述沟槽的侧壁上形成绝缘层；以及
在用于所述贯穿衬底触点的所述孔中并在用于所述屏蔽结构的所述沟槽中填充所述第三导电层。
17.根据权利要求16所述的方法，还包括：
从所述管芯的所述第二侧形成所述第二导电层，所述第二导电层的一部分与所述屏蔽结构的所述第三导电层连接。
18.根据权利要求17所述的方法，其中，所述第二导电层的所述部分连接到在操作期间接收恒定电压的焊盘结构。
19.根据权利要求18所述的方法，其中，所述第二导电层的所述部分连接到所述焊盘结构以用于接地连接。
20.根据权利要求11所述的方法，其中，所述管芯是第一管芯，并且所述方法还包括：
将第二管芯与所述第一管芯键合，所述第二管芯具有存储器单元，其中，用于所述存储器单元的***电路是由所述第一管芯上的所述晶体管形成的。
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