CN112201695A - 一种mosfet器件终端及制备方法 - Google Patents
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Abstract
本发明公开了一种MOSFET器件终端及制备方法，涉及半导体功率器件领域。用于解决现有钝化层制备存在工艺复杂以及成本较高的问题。包括：所述源极区金属层、所述栅极区金属层、所述***截至区金属层均分布在隔离氧化层上表面，且所述源极区金属层、所述栅极区金属层、所述***截至区金属层之间均分布有所述dummy金属层；所述隔离氧化层上表面、所述dummy金属层、所述源极区金属层、所述栅极区金属层、所述***截至区金属层的上表面和侧壁上均设置一层所述氮化硅层；所述dummy金属层之间、所述dummy金属层与所述源极区金属层之间、所述dummy金属层与栅极区金属层之间、所述dummy金属层与所述***截至区金属层之间还设置所述硅玻璃层。
Description
技术领域
本发明涉及半导体功率器件技术领域，更具体的涉及一种MOSFET器件终端及制备方法。
背景技术
传统功率器件MOSFET(英文为：Metal-Oxide-SemiconductorField-EffectTransistor，中文为：金属氧化物半导体场效晶体管)***耐压设计中，为了降低器件漏电损耗以及提高器件可靠性，一般在器件终端***以及栅极区域形成钝化层保护。传统工艺中需要通过一层光刻工艺形成钝化层，存在制备工艺复杂以及成本较高的问题。
发明内容
本发明实施例提供一种MOSFET器件终端及制备方法，用于解决现有钝化层制备存在工艺复杂以及成本较高的问题。
本发明实施例提供一种MOSFET器件终端，包括：源极区金属层，栅极区金属层，***截止区金属层，dummy金属层，氮化硅层和硅玻璃层；
所述源极区金属层、所述栅极区金属层、所述***截至区金属层均分布在隔离氧化层上表面，且所述源极区金属层、所述栅极区金属层、所述***截至区金属层之间以及所述***截至区金属层的另一侧均分布有所述dummy金属层；
所述隔离氧化层上表面、所述dummy金属层、所述源极区金属层、所述栅极区金属层、所述***截至区金属层的上表面和侧壁上均设置一层所述氮化硅层；
所述源极区金属层与所述dummy金属层之间、所述dummy金属层与栅极区金属层之间、所述dummy金属层与所述***截至区金属层之间还设置所述硅玻璃层。
优选地，还包括有源区沟槽，***沟槽，外延层；
所述外延层上设置所述有源区沟槽和***沟槽；
所述有源区沟槽内以及所述有源区之间的所述外延层上设置栅极氧化层；所述***沟槽内以及所述***沟槽之间的所述外延层上设置SAC氧化层，且所述***沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度；
所述有源区沟槽和所述***沟槽内还设置多晶硅层；位于所述有源区沟槽内的所述多晶硅层的上表面与所述栅极氧化层具有相同的高度，位于所述***沟槽内的所述多晶硅层的上表面与所述SAC氧化层具有相同的高度。
优选地，所述***沟槽的宽度大于所述有源区沟槽的宽度；
所述***沟槽的深度大于所述有源区沟槽的深度；
所述***沟槽之间的间距与所述有源区沟槽之间的间距相等。
优选地，还包括第一导电类型体区和第二导电类型源区；
所述第一导电类型体区位于所述有源区沟槽之间以及所述有源区沟槽和所述***沟槽之间；
位于所述有源区沟槽之间的所述第一导电类型体区上表面设置所述第二导电类型源区。
优选地，还包括***截至区沟槽；
所述***截至区沟槽与所述***沟槽相邻；
所述源极区金属层通过接触孔金属层分别与位于所述有源区沟槽之间以及所述有源区沟槽和所述***沟槽之间的所述第一导电类型体区相接触；
所述栅极区金属层通过接触孔金属层与所述多晶硅层相接触；
***截止区金属层通过接触孔金属层分别与位于所述***截至区沟槽一侧的所述第一导电类型体区和位于所述***沟槽内的所述多晶硅层相接触。
优选地，所述dummy金属层至少包括有两个矩形金属条，相邻矩形金属条之间的间距相等；
所述dummy金属层与相邻的所述源极区金属层之间的间距相等；
所述dummy金属层与相邻的所述栅极区金属层之间的间距相等；
所述dummy金属层与相邻的所述***截止区金属层之间的间距相等。
本发明实施例还提供一种MOSFET器件终端的制备方法，包括：
在第一导电类型体区、多晶硅层上形成接触孔金属层，并通过所述接触孔依次形成源极区金属层、栅极区金属层、***截止区金属层；并在所述源极区金属层与所述栅极区金属层之间、所述栅极区金属层与所述***截止区金属层之间、所述***截止区金属层的一侧形成dummy金属层；
在所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述 dummy金属层的上表面、侧壁以及隔离氧化层淀积一层氮化硅层；
在所述氮化硅层上形成硅玻璃层，通过回刻方式将位于所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述dummy金属层的上表面的所述氮化硅层和所述硅玻璃层刻蚀掉。
优选地，在所述第一导电类型体区、所述多晶硅层上形成接触孔金属层之前，还包括：
通过刻蚀方法在外延层内形成有源区沟槽、***沟槽和***截至区沟槽；在所述外延层上、所述有源区沟槽内和所述***沟槽内形成SAC氧化层，且所述***沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度；
通过SAC光罩进行光刻去掉所述有源区沟槽和所述有源区沟槽上表面的所述SAC氧化层；
在所述有源区沟槽和所述有源区沟槽上表面通过热氧化方法生成所述栅极氧化层；
通过离子注入方式在所述有源区沟槽之间和所述有源区与所述***沟槽之间形成第一导电类型体区以及第二导电类型源区；
优选地，所述通过离子注入方式在所述有源区沟槽之间和所述有源区与所述***沟槽之间形成第一导电类型体区以及第二导电类型源区，具体包括：
通过第一次离子注入在所述有源区沟槽之间、所述有源区沟槽和所述***沟槽之间形成所述第一导电类型体区；
通过光刻工艺形成在所述***沟槽上和所述***沟槽与所述有源沟槽之间形成第二导电类型源区光刻胶，通过第二次离子注入在所述有源区沟槽之间的所述第一导电类型体区上形成第二导电类型源区。
优选地，所述dummy金属层至少包括有两个矩形金属条，相邻矩形金属条之间的间距相等；
所述dummy金属层与相邻的所述源极区金属层之间的间距相等；
所述dummy金属层与相邻的所述栅极区金属层之间的间距相等；
所述dummy金属层与相邻的所述***截止区金属层之间的间距相等。
本发明实施例提供一种MOSFET器件终端，包括：源极区金属层，栅极区金属层，***截止区金属层，dummy金属层，氮化硅层和硅玻璃层；所述源极区金属层、所述栅极区金属层、所述***截至区金属层均分布在隔离氧化层上表面，且所述源极区金属层、所述栅极区金属层、所述***截至区金属层之间均分布有所述dummy金属层；所述隔离氧化层上表面、所述dummy金属层、所述源极区金属层、所述栅极区金属层、所述***截至区金属层的上表面和侧壁上均设置一层所述氮化硅层；所述dummy金属层之间、所述dummy金属层与所述源极区金属层之间、所述dummy金属层与栅极区金属层之间、所述 dummy金属层与所述***截至区金属层之间还设置所述硅玻璃层。该器件在源极区金属层与栅极区金属层、栅极区金属层与***截至区金属层之间增加了 dummy金属层，可以防止金属层之间漏电；再者，dummy金属层为矩形，能够有效防止各金属层之间互连而引起的器件漏电及可靠性失效；在源极区金属层、栅极区金属层和***截至区金属层之间增加的dummy金属层之后，通过回刻的方式将源极区金属层、栅极区金属层、***截至区金属层和dummy金属层表面的硅玻璃层去掉而保留为位于金属层之间的硅玻璃层，省掉硅玻璃层光刻同时可形成高质量的钝化层保护。该器件解决了现有钝化层制备存在工艺复杂以及成本较高的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种MOSFET器件终端结构示意图；
图2为本发明实施例提供的一种MOSFET器件终端制备流程示意图；
图3A为本发明实施例提供的外延层制备示意图；
图3B为本发明实施例提供的有源区沟槽、***沟槽和***截至区沟槽制备示意图；
图3C为本发明实施例提供的SAC氧化层制备示意图；
图3D为本发明实施例提供的去掉有源区位置和截止环位置的SAC氧化层制备示意图；
图3E为本发明实施例提供的有源区位置和截止环位置外延层表面制备栅极氧化层制备示意图；
图3F为本发明实施例提供的多晶硅层制备示意图；
图3G为本发明实施例提供的多晶硅退火氧化层制备示意图；
图3H为本发明实施例提供的第一导电类型体区制备示意图；
图3I为本发明实施例提供的第二导电类型源区制备示意图；
图3J为本发明实施例提供的二氧化硅层制备示意图；
图3K为本发明实施例提供的接触孔制备示意图；
图3L为本发明实施例提供的接触孔金属层制备示意图；
图3M为本发明实施例提的金属层制备示意图；
图3N为本发明实施例提的氮化硅层制备示意图；
图3O为本发明实施例提的钝化层制备示意图；
图3P为本发明实施例提的金属层表面保留钝化层制备示意图；
其中，1～第一导电类型衬底层，2～第一导电类型漂移层，3～有源区沟槽， 4～栅极沟槽，5～***耐压区沟槽，6～***截至区沟槽，7～SAC氧化层，8～栅极氧化层，9～多晶硅层，10～多晶硅退火氧化层，11～第一导电类型体区，12～第二导电类型源区光刻胶，13～第二导电类型源区，14～隔离氧化层，15～接触孔， 16～接触孔金属层，17～源极区金属层，18～栅极区金属层，19～***截至区金属层，20～dummy金属层，21～漏极区金属层，22～氮化硅层，23～硅玻璃层，45～***沟槽。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示例性的示出了本发明实施例提供的一种MOSFET器件终端结构示意图，如图1所示，该沟槽MOSFET器件主要包括源极区金属层17，栅极区金属层18，***截止区金属层19，dummy金属层20，氮化硅层22和硅玻璃层23。
如图1所示，源极区金属层17、栅极区金属层18、***截至区金属层19 均分布在隔离氧化层上表面，且在源极区金属层17、栅极区金属层18、***截至区金属层19之间均分布有dummy金属层20。在本发明实施例中，可以将设置在源极区金属层17于栅极区金属层18之间的dummy金属层20称为第一 dummy金属层，将设置在栅极区金属层18与***截止区金属层19之间的 dummy金属层20称为第二dummy金属层，将设置在***截止区金属层19另一侧的dummy金属层20称为第三dummy金属层。在源极区金属层17、栅极区金属层18、***截至区金属层19以及***截至区金属层19的另一侧增加 dummy金属层20，可以防止源极区金属层17、栅极区金属层18、***截至区金属层19之间漏电发生。
进一步地，为了有效防止各源极区金属层17、栅极区金属层18、***截至区金属层19之间互连而引起的器件漏电及可靠性失效的问题，优选地，将 dummy金属层20包括的金属条的形状设置为矩形。若dummy金属层20包括两个金属条，则两个金属条的形状一致，均为矩形金属条；若dummy金属层 20包括三个金属条，则三个金属条的形状一致，均为矩形金属条。
在本发明实施例中，由于源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20均分布在隔离氧化层上，因此，在源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层的侧壁以及隔离氧化层的上表面有一层氮化硅层22。如图1所示，设置在源极区金属层17和第一dummy金属层之间的氮化硅层22呈“U”型状；设置在第一dummy金属层之间的氮化硅层22 呈“U”型状；依次类推，设置在第三dummy金属层之间的氮化硅层22呈“U”型状。
需要说明的是，在实际应用中，根据制备工艺可以知道，氮化硅层22在形成时，不仅淀积在源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层的侧壁以及隔离氧化层的上表面，同时，也淀积在源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy 金属层的上表面。进一步地，当在氮化硅层22上表面旋涂一层硅玻璃层23时，同样的，也会在淀积在源极区金属层17、第一dummy金属层、栅极区金属层 18、第二dummy金属层、***截止区金属层19和第三dummy金属层的上表面的氮化硅层22上旋涂一层硅玻璃层23。为了能够保证在去掉设置在氮化层上表面的硅玻璃层23的同时，有效的保护源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20之间的硅玻璃层23，优选地，源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距相等且足够小。
需要说明的是，若第一dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和源极区金属层17与第一dummy金属层之间的间距相等；相应地，若第二dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和栅极区金属层18与第二dummy金属层之间的间距相等；若第三dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和***截止区金属层19与第三dummy金属层之间的间距相等。
再者，上述说明源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距足够小，这里的足够小需要符合晶圆厂家的最小设计规则。在本发明实施例中，对极区金属层、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距的具体数值不做限定。
在本发明实施例中，在源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层的上表面、侧壁以及隔离氧化层的上表面淀积氮化硅层22的作用是为了防水、防潮，从而可以提升器件的可靠性。
进一步地，在氮化硅层22上均匀的旋涂有一层流动性比较好的硅玻璃层 23，该硅玻璃层23即为钝化层。通过旋涂流动性比较好的硅玻璃层23，可以使得源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20之间的缝隙完全填充，从而保证无缝隙、无孔洞，能够更有利于钝化层回刻之后源极区金属层17、栅极区金属层18、***截至区金属层19和dummy 金属层20之间钝化层的保留。
如图1所示，钝化层和氮化硅层22的上表面与源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20具有相同的高度，且源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20 上表面在制备时形成的氮化硅层22和钝化层均以及被回刻去掉。
进一步地，如图1所示，在第一导电类型衬底层1的下表面设置有漏极区金属层21；位于有源区沟槽3之间的第一导电类型体区11和第二导电类型源区13上设置有接触孔金属层16，位于有源区沟槽3和栅极沟槽4之间的第一导电类型体区11上设置有接触孔金属层16，上述两个接触孔金属层16与源极区金属层17相接触；位于***截至区沟槽6一侧的第一导电类型体区11和第二导电类型源区13上设置有接触孔金属层16，***截至区沟槽6内的多晶硅层9上设置有接触孔金属层16，上述两个接触孔金属层16与***截止区金属层19相接触；位于栅极沟槽4内的多晶硅层9上设置有接触孔金属层16，该接触孔金属层16与栅极区金属层18相接触，需要说明的是，在本发明实施例中，为了保证栅极区动态特性优于其他MOSfet器件，类似于分离栅MOSfet 器件的电荷平衡原理。优选地，与栅极金属层相接触的接触孔金属层16的两侧有沟槽围绕，即与该接触孔金属层16相接触的多晶硅层9其两侧还有多个多晶硅层9，上述多晶硅层9均表示设置在沟槽内的多晶硅层9。
如图1所示，有源区沟槽3、***沟槽45和***截至区沟槽6均设置在第一导电类型漂移层2上，其中，有源区沟槽3和***截至区沟槽6分别设置在***沟槽45的两侧。在本发明实施例中，为了能够优化有源区和***交界区域的电场分布，优选地，一方面，***沟槽45的深度大于有源区沟槽3的深度；另一方面，***沟槽45的宽度也大于有源区沟槽3的宽度。
进一步地，为了防止器件在沟槽底被击穿，即提高器件的耐压特性，优选地，***沟槽45的内的SAC(英文全称为：Sacrificial，牺牲掉的)氧化层的厚度大于有源区沟槽3内的栅极氧化层8的厚度。
在实际应用中，***沟槽45包括栅极沟槽4和***耐压区沟槽5，其中，栅极沟槽4位于有源区沟槽3和***耐压区沟槽5之间，相应地，***耐压区沟槽5位于栅极沟槽4和***截至区沟槽6之间。需要说明的是，***沟槽45 包括的栅极沟槽4和***耐压区沟槽5的数量包括多个，多个***沟槽45之间的间距相等。为了能够改善***区域电场分布，使得器件***耐压高于有源区的耐压能力，优选地，多个***沟槽45和有源区沟槽3之间的间距也相等。进一步地，栅极沟槽4和***耐压区沟槽5具有相同的宽度，栅极沟槽4的和***耐压区沟槽5也具有相同的沟槽深度。
如图1所示，在有源区沟槽3、栅极沟槽4、***耐压区沟槽5和***截至区沟槽6内均淀积了一层多晶硅层9，由于有源区沟槽3和***截至区沟槽 6内通过热氧化工艺生长了一层栅极氧化层8，而栅极沟槽4和***耐压区沟槽5内淀积了一层SAC氧化层7，且SAC氧化层7的厚度大于栅极氧化层8 的厚度，因此，当淀积在有源区沟槽3、栅极沟槽4、***耐压区沟槽5和***截至区沟槽6上的多晶硅层9具有不同的高度，具体地，如图1所示，位于有源区沟槽3和***截至区沟槽6内的多晶硅层9的上表面与栅极氧化层8具有相同的高度，而位于栅极沟槽4和***耐压区沟槽5内的多晶硅层9的上表面与SAC氧化层7具有相同的高度。
由于有源区沟槽3包括有多个，因此，在多个有源区沟槽3之间均包括有第一导电类型体区11，进一步地，***截至区沟槽6的一侧也包括有第一导电类型体区11，有源区沟槽3与栅极沟槽4相邻的区域也包括有第一导电类型体区11。如图1所示，栅极沟槽4之间、栅极沟槽4和***耐压区沟槽5之间、***耐压区沟槽5之间、***耐压区沟槽5和***截至区沟槽6之间均没有设置第一导电类型体区11。
进一步地，位于有源区沟槽3之间的第一导电类型体区11上还包括有第二导电类型源区13，位于***截至区沟槽6一侧的第一导电类型体区11上也包括有第二导电类型源区13。而有源区沟槽3和栅极沟槽4相邻区域的第一导电类型体区11上没有包括第二导电类型源区13。
在本发明实施例中，为了能够优化有源区域***交界区域的电场分布，优选地，栅极沟槽4和***耐压区沟槽5的宽度为有源区沟槽3的宽度的1.5倍，栅极沟槽4和***耐压区沟槽5的深度比有源区沟槽3的深度多0.2微米。
本发明实施例中，第一导电类型为N型，第二导电类型为P型；或者第一导电类型为P型，第二导电类型为N型。
为了更清楚的介绍本发明实施例提供的沟槽MOSFET器件，以下介绍沟槽MOSFET器件的制备方法。
图2为本发明实施例提供的一种MOSFET器件终端制备流程示意图；图 3A为本发明实施例提供的外延层制备示意图；图3B为本发明实施例提供的有源区沟槽、***沟槽和***截至区沟槽制备示意图；图3C为本发明实施例提供的SAC氧化层制备示意图；图3D为本发明实施例提供的去掉有源区位置和截止环位置的SAC氧化层制备示意图；图3E为本发明实施例提供的有源区位置和截止环位置外延层表面制备栅极氧化层制备示意图；图3F为本发明实施例提供的多晶硅层制备示意图；图3G为本发明实施例提供的多晶硅退火氧化层制备示意图；图3H为本发明实施例提供的第一导电类型体区制备示意图；图3I为本发明实施例提供的第二导电类型源区制备示意图；图3J为本发明实施例提供的二氧化硅层制备示意图；图3K为本发明实施例提供的接触孔制备示意图；图3L为本发明实施例提供的接触孔金属层制备示意图；图3M为本发明实施例提的金属层制备示意图；图3N为本发明实施例提的氮化硅层制备示意图；图3O为本发明实施例提的钝化层制备示意图；图3P为本发明实施例提的金属层表面保留钝化层制备示意图。
以下以图2提供的制备方法流程示意图，结合图3A～图3P提供的制备示意图，来详细介绍沟槽MOSFET器件的制备方法，具体的，如图2所示，该方法主要包括以下步骤：
步骤101，在第一导电类型体区、多晶硅层上形成接触孔金属层，并通过所述接触孔依次形成源极区金属层、栅极区金属层、***截止区金属层；并在所述源极区金属层与所述栅极区金属层之间、所述栅极区金属层与所述***截止区金属层之间、所述***截止区金属层的一侧形成dummy金属层；
步骤102，在所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述dummy金属层的上表面、侧壁以及隔离氧化层淀积一层氮化硅层；
步骤103，在所述氮化硅层上形成硅玻璃层，通过回刻方式将位于所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述dummy金属层的上表面的所述氮化硅层和所述硅玻璃层刻蚀掉。
在步骤101之前，主要包括以下步骤：
具体的，如图3A所示，先提供了一个第一导电类型衬底层1，然后在第一导电类型衬底层1上生长一层第一导电类型漂移层2。
如图3B所示，在第一导电类型漂移层2中通过刻蚀的方式，依次形成有源区沟槽3，***沟槽45和***截至区沟槽6。需要说明的是，***沟槽45 包括栅极沟槽4和***耐压区沟槽5。
在本发明实施例中，为了能够优化有源区和***交界区域的电场分布，优选地，一方面，***沟槽45的深度大于有源区沟槽3的深度；另一方面，***沟槽45的宽度也大于有源区沟槽3的宽度。进一步地，为了能够改善***区域电场分布，使得器件***耐压高于有源区的耐压能力，优选地，多个***沟槽45和有源区沟槽3之间的间距也相等。
如图3C所示，在第一导电类型漂移层2的上表面以及有源区沟槽3、栅极沟槽4、***耐压区沟槽5和***截至区沟槽6内部通过热氧化工艺生长一层牺牲氧化层，再通过化学气象淀积工艺淀积一层氧化层，从而形成SAC氧化层7。
进一步地，如图3D所示，通过SAC光罩进行光刻，去掉有源区沟槽3内以及有源区沟槽3两侧的第一导电类型漂移层2上表面的SAC氧化层7，去掉***截至区沟槽6内以及***截至区沟槽6一侧第一导电类型漂移层2上表面的SAC氧化层7。需要说明的是，***截至区沟槽6一侧的第一导电类型漂移层2表示***截至区沟槽6未与***耐压区沟槽5相邻的一侧。
进一步地，如图3E所示，在有源区沟槽3内、有源区沟槽3两侧的第一导电类型漂移层2上表面、***截至区沟槽6内以及***截至区沟槽6一侧的第一导电类型漂移层2上表面通过热氧化工艺生长一层栅极氧化层8。在本发明实施例中，为了防止器件在沟槽底被击穿，即提高器件的耐压特性，优选地，栅极沟槽4和***耐压区沟槽5内的SAC氧化层7的厚度大于有源区沟槽3 内的栅极氧化层8的厚度。
如图3F所示，通过淀积工艺在SAC氧化层7上表面和栅极氧化层8上表面淀积一层多晶硅层9，即在有源区沟槽3、栅极沟槽4、***耐压区沟槽5 和***截至区沟槽6内形成多晶硅层9的同时，在有源区沟槽3两侧、***截至区沟槽6一侧的栅极氧化层8上淀积了一层多晶硅层9，在栅极沟槽4和***耐压区沟槽5两侧的SAC氧化层7上淀积了一层多晶硅层9。进一步地，通过回刻工艺将有源区沟槽3两侧、***截至区沟槽6一侧的栅极氧化层8上淀积了一层多晶硅层9刻蚀掉，将栅极沟槽4和***耐压区沟槽5两侧的SAC 氧化层7上淀积了一层多晶硅层9也刻蚀掉。
如图3G所示，通过热氧化工艺进行退火激活多晶硅层9内部掺杂元素，在SAC氧化层7上表面和栅极氧化层8上表面生长一层多晶硅退火氧化层10。
如图3H所示，通过第一次注入方式在第一导电类型漂移层2形成第一导电类型体区11，需要说明的是第一导电类型体区11位于有源区沟槽3之间、有源区沟槽3与栅极沟槽4之间和***截至区沟槽6的一侧。
需要说明的是，在进行第一次注入时，通过光刻的方式将SAC氧化层7 的上表面进行了阻挡，而栅极氧化层8的上表面曝开，所以，通过此次注入在有源区沟槽3之间、有源区沟槽3与栅极沟槽4之间和***截至区沟槽6的一侧形成第一导电类型体区11。
如图3I所示，通过光刻工艺在多晶硅退火氧化层10上形成第二导电类型源区光刻胶12，需要说明的是，第二导电类型源区光刻胶12包括位于SAC氧化层7上的一部分和位于有源区沟槽3和栅极沟槽4相邻区域上方的一部分。通过第二次注入方式在位于有源区沟槽3两侧的第一导电类型体区11内形成第二导电类型源区13，在***截至区沟槽6的一侧第一导电类型体区11内形成第二导电类型源区13。需要说明的是，由于在有源区沟槽3和栅极沟槽4 相邻区域的上方形成第二导电类型源区光刻胶12，因此，在有源区沟槽3和栅极沟槽4之间的第一导电类型体区11内未形成第二导电类型源区13。
如图3J所示，在多晶硅退火氧化层10上表面通过淀积工艺在表面淀积隔离二氧化硅层14。
在步骤101中，如图3K和3L所示，通过刻蚀方法在二氧化硅层14上形成接触孔15，再通过填充的方式在接触孔15内填入金属然后形成接触孔金属层16。具体地，位于有源区沟槽3之间的第一导电类型体区11和第二导电类型源区13上设置有接触孔金属层16，位于有源区沟槽3和栅极沟槽4之间的第一导电类型体区11上设置有接触孔金属层16；位于***截至区沟槽6一侧的第一导电类型体区11和第二导电类型源区13上设置有接触孔金属层16，***截至区沟槽6内的多晶硅层9上设置有接触孔金属层16；位于栅极沟槽4 内的多晶硅层9上设置有接触孔金属层16。
通过溅射工艺在二氧化硅层14表面和第一导电类型衬底层1的下表面溅射一层金属层，并通过光刻和刻蚀工艺定义出源极区金属层17、栅极区金属层 18、***截至区金属层19和漏极区金属层20。需要说明的是，在形成源极区金属层17、栅极区金属层18以及***截至区金属层19的同时，也在源极区金属层17与栅极区金属层18之间、栅极区金属层18与***截至区金属层19之间和***截至区金属层19的一侧形成dummy金属层20。其中，为了区分说明，将设置在源极区金属层17于栅极区金属层18之间的dummy金属层20称为第一dummy金属层，将设置在栅极区金属层1818与***截止区金属层19之间的dummy金属层20称为第二dummy金属层，将设置在***截止区金属层19 另一侧的dummy金属层20称为第三dummy金属层。
在本发明实施例中，在源极区金属层17、栅极区金属层18、***截至区金属层19以及***截至区金属层19的另一侧增加dummy金属层20，可以防止源极区金属层17、栅极区金属层18、***截至区金属层19之间漏电发生。
进一步地，为了有效防止各源极区金属层17、栅极区金属层18、***截至区金属层19之间互连而引起的器件漏电及可靠性失效的问题，优选地，将 dummy金属层20包括的金属条的形状设置为矩形。若dummy金属层20包括两个金属条，则两个金属条的形状一致，均为矩形金属条；若dummy金属层 20包括三个金属条，则三个金属条的形状一致，均为矩形金属条。
在步骤102中，由于源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20均分布在隔离氧化层上，为了提升器件的可靠性，比如防水性和防潮性，优选地，如图3N所示，在源极区金属层17、第一dummy 金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三 dummy金属层的侧壁以及隔离氧化层的上表面沉积一层氮化硅层22。
在步骤103中，如图3O所示，在氮化硅层22上表面旋涂一层硅玻璃层 23。在本发明实施例中，利用硅玻璃的流动性使得源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20之间的缝隙完全填充，从而可以确保源极区金属层17、栅极区金属层18、***截至区金属层19和dummy 金属层20无缝隙和无孔洞。
进一步地，如图3P所示，通过回刻的方式，将位于源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层上表面的硅玻璃层23和氮化硅层22刻蚀掉，使得位于源极区金属层17与第一dummy金属层之间、第一dummy金属层与栅极区金属层18之间、栅极区金属层18与第二dummy金属层之间、第二dummy金属层与***截止区金属层19之间、***截止区金属层19与第三dummy金属层之间的氮化硅层22和硅玻璃层23的上表面均与源极区金属层17、第一 dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层 19和第三dummy金属层上表面具有相同的高度。
在本发明实施例中，为了能够保证在去掉设置在氮化层上表面的硅玻璃层 23的同时，有效的保护源极区金属层17、栅极区金属层18、***截至区金属层19和dummy金属层20之间的硅玻璃层23，优选地，源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距相等且足够小。
需要说明的是，若第一dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和源极区金属层17与第一dummy金属层之间的间距相等；相应地，若第二dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和栅极区金属层18与第二dummy金属层之间的间距相等；若第三dummy金属层包括有多个矩形金属条，则多个矩形金属条之间的间距和***截止区金属层19与第三dummy金属层之间的间距相等。
再者，上述说明源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距足够小，这里的足够小需要符合晶圆厂家的最小设计规则。在本发明实施例中，对源极区金属层17、第一dummy金属层、栅极区金属层18、第二dummy金属层、***截止区金属层19和第三dummy金属层之间的间距的具体数值不做限定。
综上所述，本发明实施例提供一种MOSFET器件终端，包括：源极区金属层，栅极区金属层，***截止区金属层，dummy金属层，氮化硅层和硅玻璃层；所述源极区金属层、所述栅极区金属层、所述***截至区金属层均分布在隔离氧化层上表面，且所述源极区金属层、所述栅极区金属层、所述***截至区金属层之间均分布有所述dummy金属层；所述隔离氧化层上表面、所述 dummy金属层、所述源极区金属层、所述栅极区金属层、所述***截至区金属层的上表面和侧壁上均设置一层所述氮化硅层；所述dummy金属层之间、所述dummy金属层与所述源极区金属层之间、所述dummy金属层与栅极区金属层之间、所述dummy金属层与所述***截至区金属层之间还设置所述硅玻璃层。该器件在源极区金属层与栅极区金属层、栅极区金属层与***截至区金属层之间增加了dummy金属层，可以防止金属层之间漏电；再者，dummy金属层为矩形，能够有效防止各金属层之间互连而引起的器件漏电及可靠性失效；在源极区金属层、栅极区金属层和***截至区金属层之间增加的dummy金属层之后，通过回刻的方式将源极区金属层、栅极区金属层、***截至区金属层和dummy金属层表面的硅玻璃层去掉而保留为位于金属层之间的硅玻璃层，省掉硅玻璃层光刻同时可形成高质量的钝化层保护。该器件解决了现有钝化层制备存在工艺复杂以及成本较高的问题。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种MOSFET器件终端，其特征在于，包括：源极区金属层，栅极区金属层，***截止区金属层，dummy金属层，氮化硅层和硅玻璃层；
所述源极区金属层、所述栅极区金属层、所述***截至区金属层均分布在隔离氧化层上表面，且所述源极区金属层、所述栅极区金属层、所述***截至区金属层之间以及所述***截至区金属层的另一侧均分布有所述dummy金属层；
所述隔离氧化层上表面、所述dummy金属层、所述源极区金属层、所述栅极区金属层、所述***截至区金属层的上表面和侧壁上均设置一层所述氮化硅层；
所述源极区金属层与所述dummy金属层之间、所述dummy金属层与栅极区金属层之间、所述dummy金属层与所述***截至区金属层之间还设置所述硅玻璃层。
2.如权利要求1所述的器件，其特征在于，还包括有源区沟槽，***沟槽，外延层；
所述外延层上设置所述有源区沟槽和***沟槽；
所述有源区沟槽内以及所述有源区之间的所述外延层上设置栅极氧化层；所述***沟槽内以及所述***沟槽之间的所述外延层上设置SAC氧化层，且所述***沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度；
所述有源区沟槽和所述***沟槽内还设置多晶硅层；位于所述有源区沟槽内的所述多晶硅层的上表面与所述栅极氧化层具有相同的高度，位于所述***沟槽内的所述多晶硅层的上表面与所述SAC氧化层具有相同的高度。
3.如权利要求2所述的器件，其特征在于，所述***沟槽的宽度大于所述有源区沟槽的宽度；
所述***沟槽的深度大于所述有源区沟槽的深度；
所述***沟槽之间的间距与所述有源区沟槽之间的间距相等。
4.如权利要求3所述的器件，其特征在于，还包括第一导电类型体区和第二导电类型源区；
所述第一导电类型体区位于所述有源区沟槽之间以及所述有源区沟槽和所述***沟槽之间；
位于所述有源区沟槽之间的所述第一导电类型体区上表面设置所述第二导电类型源区。
5.如权利要求4所述的器件，其特征在于，还包括***截至区沟槽；
所述***截至区沟槽与所述***沟槽相邻；
所述源极区金属层通过接触孔金属层分别与位于所述有源区沟槽之间以及所述有源区沟槽和所述***沟槽之间的所述第一导电类型体区相接触；
所述栅极区金属层通过接触孔金属层与所述多晶硅层相接触；
***截止区金属层通过接触孔金属层分别与位于所述***截至区沟槽一侧的所述第一导电类型体区和位于所述***沟槽内的所述多晶硅层相接触。
6.如权利要求1～5任一一项所述的器件，其特征在于，所述dummy金属层至少包括有两个矩形金属条，相邻矩形金属条之间的间距相等；
所述dummy金属层与相邻的所述源极区金属层之间的间距相等；
所述dummy金属层与相邻的所述栅极区金属层之间的间距相等；
所述dummy金属层与相邻的所述***截止区金属层之间的间距相等。
7.一种MOSFET器件终端的制备方法，其特征在于，包括：
在第一导电类型体区、多晶硅层上形成接触孔金属层，并通过所述接触孔依次形成源极区金属层、栅极区金属层、***截止区金属层；并在所述源极区金属层与所述栅极区金属层之间、所述栅极区金属层与所述***截止区金属层之间、所述***截止区金属层的一侧形成dummy金属层；
在所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述dummy金属层的上表面、侧壁以及隔离氧化层淀积一层氮化硅层；
在所述氮化硅层上形成硅玻璃层，通过回刻方式将位于所述源极区金属层、所述栅极区金属层、所述栅极区金属层和所述dummy金属层的上表面的所述氮化硅层和所述硅玻璃层刻蚀掉。
8.如权利要求7所述的制备方法，其特征在于，在所述第一导电类型体区、所述多晶硅层上形成接触孔金属层之前，还包括：
通过刻蚀方法在外延层内形成有源区沟槽、***沟槽和***截至区沟槽；在所述外延层上、所述有源区沟槽内和所述***沟槽内形成SAC氧化层，且所述***沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度；
通过SAC光罩进行光刻去掉所述有源区沟槽和所述有源区沟槽上表面的所述SAC氧化层；
在所述有源区沟槽和所述有源区沟槽上表面通过热氧化方法生成所述栅极氧化层；
通过离子注入方式在所述有源区沟槽之间和所述有源区与所述***沟槽之间形成第一导电类型体区以及第二导电类型源区。
9.如权利要求8所述的制备方法，其特征在于，所述通过离子注入方式在所述有源区沟槽之间和所述有源区与所述***沟槽之间形成第一导电类型体区以及第二导电类型源区，具体包括：
通过第一次离子注入在所述有源区沟槽之间、所述有源区沟槽和所述***沟槽之间形成所述第一导电类型体区；
通过光刻工艺形成在所述***沟槽上和所述***沟槽与所述有源沟槽之间形成第二导电类型源区光刻胶，通过第二次离子注入在所述有源区沟槽之间的所述第一导电类型体区上形成第二导电类型源区。
10.如权利要求7所述的制备方法，其特征在于，所述dummy金属层至少包括有两个矩形金属条，相邻矩形金属条之间的间距相等；
所述dummy金属层与相邻的所述源极区金属层之间的间距相等；
所述dummy金属层与相邻的所述栅极区金属层之间的间距相等；
所述dummy金属层与相邻的所述***截止区金属层之间的间距相等。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116646384A (zh) * | 2023-07-27 | 2023-08-25 | 深圳芯能半导体技术有限公司 | 一种具沟槽场截止结构的igbt芯片及其制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109196A1 (en) * | 2000-12-25 | 2002-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| US20060261391A1 (en) * | 2005-05-20 | 2006-11-23 | Yoshito Nakazawa | Semiconductor device and manufacturing method of the same |
| CN103426738A (zh) * | 2012-05-17 | 2013-12-04 | 飞思卡尔半导体公司 | 具有边缘端部结构的沟槽半导体器件及其制造方法 |
| US20180277453A1 (en) * | 2017-03-21 | 2018-09-27 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN111799332A (zh) * | 2020-07-14 | 2020-10-20 | 华羿微电子股份有限公司 | 一种沟槽mosfet器件及制备方法 |
| CN213601873U (zh) * | 2020-10-27 | 2021-07-02 | 华羿微电子股份有限公司 | 一种mosfet器件终端 |
-
2020
- 2020-10-27 CN CN202011167534.5A patent/CN112201695A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109196A1 (en) * | 2000-12-25 | 2002-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and its manufacturing method |
| US20060261391A1 (en) * | 2005-05-20 | 2006-11-23 | Yoshito Nakazawa | Semiconductor device and manufacturing method of the same |
| CN103426738A (zh) * | 2012-05-17 | 2013-12-04 | 飞思卡尔半导体公司 | 具有边缘端部结构的沟槽半导体器件及其制造方法 |
| US20180277453A1 (en) * | 2017-03-21 | 2018-09-27 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN111799332A (zh) * | 2020-07-14 | 2020-10-20 | 华羿微电子股份有限公司 | 一种沟槽mosfet器件及制备方法 |
| CN213601873U (zh) * | 2020-10-27 | 2021-07-02 | 华羿微电子股份有限公司 | 一种mosfet器件终端 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116646384A (zh) * | 2023-07-27 | 2023-08-25 | 深圳芯能半导体技术有限公司 | 一种具沟槽场截止结构的igbt芯片及其制作方法 |
| CN116646384B (zh) * | 2023-07-27 | 2024-03-26 | 深圳芯能半导体技术有限公司 | 一种具沟槽场截止结构的igbt芯片及其制作方法 |
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