CN112185834B - 半导体器件的版图和器件沟槽深度的监控方法 - Google Patents

半导体器件的版图和器件沟槽深度的监控方法 Download PDF

Info

Publication number
CN112185834B
CN112185834B CN202011019728.0A CN202011019728A CN112185834B CN 112185834 B CN112185834 B CN 112185834B CN 202011019728 A CN202011019728 A CN 202011019728A CN 112185834 B CN112185834 B CN 112185834B
Authority
CN
China
Prior art keywords
pattern
groove
depth
measuring
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011019728.0A
Other languages
English (en)
Other versions
CN112185834A (zh
Inventor
吴长明
冯大贵
欧少敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hua Hong Semiconductor Wuxi Co Ltd filed Critical Hua Hong Semiconductor Wuxi Co Ltd
Priority to CN202011019728.0A priority Critical patent/CN112185834B/zh
Publication of CN112185834A publication Critical patent/CN112185834A/zh
Application granted granted Critical
Publication of CN112185834B publication Critical patent/CN112185834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/44—Testing or measuring features, e.g. grid patterns, focus monitors, sawtooth scales or notched scales
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种半导体器件的版图和器件沟槽深度的监控方法，该版图包括：器件图形，其用于在半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，晶圆被器件图形所暴露的区域被刻蚀形成器件沟槽；量测图形，其用于在半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，晶圆被量测图形所暴露的区域被刻蚀形成量测沟槽，通过原子力显微镜测量量测沟槽的深度以监控器件沟槽的深度；其中，量测图形的特征尺寸和器件图形的特征尺寸的比值的取值范围为20至60。本申请通过减小量测图形和器件图形的特征尺寸的差距，降低了负载效应。

Description

半导体器件的版图和器件沟槽深度的监控方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件的版图和器件沟槽深度的监控方法。
背景技术
在半导体器件，尤其是功率金属氧化物半导体(metal-oxide-semiconductor，MOS)器件的制备过程中，需要形成沟槽(例如深槽隔离(deep trench isolation，DTI)结构的沟槽)和用于对沟槽深度进行量测的量测沟槽。
相关技术提供的MOS器件的制备过程中，沟槽和量测沟槽的特征尺寸相差较大，通常为一百多倍或几百倍。然而，由于负载效应，特征尺寸和相差较大会有一定的几率导致量测沟槽的形貌较差(通常表现为量测沟槽的表面粗糙，类似草地形状)，而形貌较差的量测沟槽难以用于对沟槽深度进行量测，从而需要进行返工，降低了制造效率。
发明内容
本申请提供了一种半导体器件的版图，应用该版图对半导体器件进行制备可以解决相关技术中提供的沟槽深度的量测方法由于会有较大的几率导致量测沟槽形貌较差从而导致制造效率较低的问题。
一方面，本申请实施例提供了一种半导体器件的版图，其特征在于，包括：
器件图形，所述器件图形用于在所述半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，所述晶圆被所述器件图形所暴露的区域被刻蚀形成器件沟槽；
量测图形，所述量测图形用于在所述半导体器件的制备过程中，通过光刻工艺被传递到所述晶圆上，所述晶圆被所述量测图形所暴露的区域被刻蚀形成量测沟槽，通过原子力显微镜测量所述量测沟槽的深度以监控所述器件沟槽的深度；
其中，所述量测图形的特征尺寸和所述器件图形的特征尺寸的比值的取值范围为20至60。
可选的，所述量测图形为矩形。
可选的，所述量测图形的特征尺寸为5微米(μm)至20微米。
可选的，所述半导体器件为功率MOS器件。
另一方面，本申请实施例提供了一种器件沟槽深度的监控方法，包括：
通过光刻工艺在晶圆上形成器件图形和量测图形，所述量测图形的特征尺寸和所述器件图形的特征尺寸的比值的取值范围为20至60；
进行刻蚀，所述晶圆被所述器件图形所暴露的区域被刻蚀形成所述器件的沟槽，所述晶圆被所述量测图形暴露的区域被刻蚀形成量测沟槽；
通过原子力显微镜(atomic force microscopy，AFM)量测所述量测沟槽的深度，根据所述量测沟槽的深度监控所述器件沟槽的深度。
可选的，所述量测图形为矩形。
可选的，所述量测图形的特征尺寸为5微米至20微米。
可选的，所述器件为功率MOS器件。
本申请技术方案，至少包括如下优点：
通过使用包括器件图形和量测图形的版图进行光刻，在晶圆上形成器件图形的同时形成量测图形，进行刻蚀后分别形成器件沟槽和量测沟槽，通过原子力显微镜量测得到量测沟槽的深度，基于量测沟槽的深度监控器件沟槽的深度，由于量测图形的特征尺寸和器件图形的特征尺寸的差距较小(其相差倍数为20至60)，从而使量测沟槽和器件沟槽在刻蚀过程中反应物供给、副产物产生、沉积和反应气体抽走行为更为接近，减少了负载效应的影响，解决了相关技术中由于负载效应导致形成的量测沟槽的形貌较差的问题，提高了制造效率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的沟槽深度监控方法的流程图；
图2是本申请一个示例性实施例提供的在晶圆上形成的器件图形和量测图形的俯视示意图；
图3是本申请一个示例性实施例提供的在晶圆上形成的量测图形的俯视示意图；
图4是本申请一个示例性实施例提供的在晶圆上形成的量测图形的俯视示意图；
图5是本申请一个示例性实施例提供的在晶圆上形成的量测图形的俯视示意图；
图6是本申请一个示例性实施例提供的在晶圆上形成的量测图形的俯视示意图；
图7是本申请一个示例性实施例提供的半导体器件的版图的示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的沟槽深度监控方法的流程图。该方法可应用于半导体器件的制备过程中对刻蚀形成的沟槽的深度进行监控，该方法包括：
步骤101，通过光刻工艺在晶圆上形成器件图形和量测图形，量测图形的特征尺寸和器件图形的特征尺寸的比值的取值范围为20至60。
参考图2，其示出了本申请一个示例性实施例提供的在晶圆上形成的器件图形和量测图形的俯视示意图；参考图3至图6，其示出了本申请中不同的实施例中的量测图形的俯视示意图。
如图2所示，器件图形210形成于晶圆100的第一区域201，量测图形220形成于晶圆100的第二区域202，第一区域201和第二区域202不重叠。其中，量测图形220特征尺寸和器件图形210的特征尺寸的比值的取值范围为20至60。可选的，第二区域202在相关技术中可以是一个量测图形所对应的区域。
以下，以第二区域202的尺寸为50微米×80微米做示例性说明。图3中，量测图形220的特征尺寸为8微米；图4中，量测图形220的特征尺寸为10微米；图5中，量测图形220的特征尺寸为16微米；图6中，量测图形220的特征尺寸为20微米。
可选的，本申请实施例中，量测图形为矩形；可选的，量测图形的特征尺寸的取值范围为8微米至20微米。
可选的，本申请实施例中，量测图形所在的第二区域为矩形；可选的，量测图形所在的第二区域的宽的取值范围为40微米至60微米(例如，其可以是图3至图6中的50微米)；可选的，量测图形所在的第二区域的长的取值范围为70微米至100微米(例如，其可以是图3至图6中的80微米)。
步骤102，进行刻蚀，晶圆被器件图形所暴露的区域被刻蚀形成器件沟槽，晶圆被量测图形暴露的区域被刻蚀形成量测沟槽。
申请人发现，将量测图形220的特征尺寸和器件图形210的特征尺寸的比值的取值范围设置为20至60，能够使量测沟槽和器件沟槽在刻蚀过程中反应物供给、副产物产生、沉积和反应气体抽走行为更为接近，减少了负载效应的影响，从而使得形成的量测沟槽的形貌较好。
步骤103，通过原子力显微镜量测所述量测沟槽的深度，根据量测沟槽的深度监控所述器件沟槽的深度。
可选的，本申请实施例中的半导体器件为功率MOS器件。
综上所述，本申请实施例中，通过使用包括器件图形和量测图形的版图进行光刻，在晶圆上形成器件图形的同时形成量测图形，进行刻蚀后分别形成器件沟槽和量测沟槽，通过原子力显微镜量测得到量测沟槽的深度，基于量测沟槽的深度监控器件沟槽的深度，由于量测图形的特征尺寸和器件图形的特征尺寸的差距较小(其相差倍数为20至60)，从而使量测沟槽和器件沟槽在刻蚀过程中反应物供给、副产物产生、沉积和反应气体抽走行为更为接近，减少了负载效应的影响，解决了相关技术中由于负载效应导致形成的量测沟槽的形貌较差的问题，提高了制造效率。
参考图7，其示出了本申请一个示例性实施例提供的半导体器件的版图的示意图。该半导体器件的版图可应用于上述任一方法实施例中的，其包括：
器件图形710，其用于在半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，该晶圆被器件图形710所暴露的区域被刻蚀形成器件沟槽。
量测图形720，其用于在半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，该晶圆被量测图形720所暴露的区域被刻蚀形成量测沟槽，通过原子力显微镜测量量测沟槽的深度以监控器件沟槽的深度。
其中，量测图形720的特征尺寸和器件图形710的特征尺寸的比值的取值范围为20至60。
可选的，量测图形720为矩形；可选的，量测图形720的特征尺寸为8微米至20微米。
可选的，该半导体器件为功率MOS器件。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种半导体器件的版图，其特征在于，包括：
器件图形，所述器件图形用于在所述半导体器件的制备过程中，通过光刻工艺被传递到晶圆上，所述晶圆被所述器件图形所暴露的区域被刻蚀形成器件沟槽；
量测图形，所述量测图形用于在所述半导体器件的制备过程中，通过光刻工艺被传递到所述晶圆上，所述晶圆被所述量测图形所暴露的区域被刻蚀形成量测沟槽，通过原子力显微镜测量所述量测沟槽的深度以监控所述器件沟槽的深度；
其中，所述量测图形的特征尺寸和所述器件图形的特征尺寸的比值的取值范围为20至60。
2.根据权利要求1所述的版图，其特征在于，所述量测图形为矩形。
3.根据权利要求2所述的版图，其特征在于，所述量测图形的特征尺寸为5微米至20微米。
4.根据权利要求1至3任一所述的版图，其特征在于，所述半导体器件为功率器件。
5.一种器件沟槽深度的监控方法，其特征在于，包括：
通过光刻工艺在晶圆上形成器件图形和量测图形，所述量测图形的特征尺寸和所述器件图形的特征尺寸的比值的取值范围为20至60；
进行刻蚀，所述晶圆被所述器件图形所暴露的区域被刻蚀形成所述器件的沟槽，所述晶圆被所述量测图形暴露的区域被刻蚀形成量测沟槽；
通过原子力显微镜量测所述量测沟槽的深度，根据所述量测沟槽的深度监控所述器件沟槽的深度。
6.根据权利要求5所述的方法，其特征在于，所述量测图形为矩形。
7.根据权利要求6所述的方法，其特征在于，所述量测图形的特征尺寸为5微米至20微米。
8.根据权利要求5至7任一所述的方法，其特征在于，所述器件为功率MOS器件。
CN202011019728.0A 2020-09-25 2020-09-25 半导体器件的版图和器件沟槽深度的监控方法 Active CN112185834B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011019728.0A CN112185834B (zh) 2020-09-25 2020-09-25 半导体器件的版图和器件沟槽深度的监控方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011019728.0A CN112185834B (zh) 2020-09-25 2020-09-25 半导体器件的版图和器件沟槽深度的监控方法

Publications (2)

Publication Number Publication Date
CN112185834A CN112185834A (zh) 2021-01-05
CN112185834B true CN112185834B (zh) 2022-06-07

Family

ID=73944706

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011019728.0A Active CN112185834B (zh) 2020-09-25 2020-09-25 半导体器件的版图和器件沟槽深度的监控方法

Country Status (1)

Country Link
CN (1) CN112185834B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103107178A (zh) * 2013-01-14 2013-05-15 陆伟 一种用负性光刻胶制作背照式影像传感器深沟槽的方法
CN104701212A (zh) * 2015-03-30 2015-06-10 上海华力微电子有限公司 检测刻蚀负载效应的方法
CN105226003A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 无深度负载效应的浅沟槽隔离结构的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902986B2 (en) * 2002-10-15 2005-06-07 Freescale Semiconductor, Inc. Method for defining alignment marks in a semiconductor wafer
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103107178A (zh) * 2013-01-14 2013-05-15 陆伟 一种用负性光刻胶制作背照式影像传感器深沟槽的方法
CN104701212A (zh) * 2015-03-30 2015-06-10 上海华力微电子有限公司 检测刻蚀负载效应的方法
CN105226003A (zh) * 2015-10-14 2016-01-06 上海华力微电子有限公司 无深度负载效应的浅沟槽隔离结构的制备方法

Also Published As

Publication number Publication date
CN112185834A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
US9007571B2 (en) Measurement method of overlay mark
US8022560B2 (en) Overlay mark
CN112185834B (zh) 半导体器件的版图和器件沟槽深度的监控方法
CN110473909B (zh) 标准晶片及其制造方法
JP2007242977A (ja) 高耐圧半導体集積回路装置
CN116954033A (zh) 验证利用aei ovl补偿套刻精度是否有效的方法
CN117008434A (zh) 套刻标记的设计方法
CN110729347A (zh) Nldmos器件的制造方法及该nldmos器件
CN112185836B (zh) 负载效应的监控方法和版图
CN112687664B (zh) 半导体测试结构和包含其的晶圆
CN113782418B (zh) 半导体器件的制作方法
CN112164647B (zh) 沟槽刻蚀的方法
CN113485073A (zh) 补偿关键尺寸的方法
CN114496902A (zh) 具有tcr的sti结构的制作方法
KR100917820B1 (ko) 반도체 소자의 콘택홀 형성 방법
CN113506759B (zh) 关键尺寸在线监控结构的形成方法
TWI678725B (zh) 半導體元件及其關鍵尺寸的定義方法
CN115509093A (zh) 对准标记的设置方法
CN109065465A (zh) 浅沟槽隔离台阶高度稳定性测量方法
CN117116860A (zh) 深沟槽隔离结构的制作方法
CN115084096A (zh) 测试结构
CN113611606B (zh) 稳压二极管及其制作方法
CN115376912A (zh) 刻蚀方法
CN112786568B (zh) 一种半导体对准结构、制造方法及其掩膜版组
US20050080506A1 (en) Method of determining remaining film thickness in polishing process

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant