CN112182837A - 一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台 - Google Patents
一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台 Download PDFInfo
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Abstract
本发明公开一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，解决对软硬件协同验证平台的需求问题。利用FPGA作为SoC原型验证硬件载体，通过千兆网媒体访问控制(GMAC)高速通信接口与PC端高速连接，构建软硬件协同验证平台，实现对继电保护专用多核SoC***的设计进行快速准确的实时验证。
Description
技术领域
本申请涉及IC仿真验证领域，具体涉及一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台。
背景技术
随着高性能多核SoC芯片的技术发展，计算能力得以不断提升，已经可以替代DSP的功能，并且多核SoC芯片的软件生态更丰富，应用扩展性好，采用多核架构方式设计的继电保护专用SoC芯片配置两个高性能内核处理器，在AMP(Asymmetric Multi-Processing)非对称多处理模式下，双内核架构可以替代保护DSP+CPU功能，简化继保设备的***设计，提高***整体的可靠性、扩展性。
SoC软硬件协同验证的主要目的是在设计早期验证SoC软硬件接口的功能和时序以及设计的正确性，缩小软/硬件的整合时间，并且可方便前开发应用软件。软硬件协同验证要求在设计当中不但要进行硬件电路的设计，还需要考虑在验证平台上运行的各种应用软件的需求，这也就导致了在验证过程中要同时兼顾软件和硬件验证，其困难之处在于设计早期提供可以运行软件的硬件模拟原型。
发明内容
本申请提供一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，解决对软硬件协同验证平台的需求问题。利用FPGA作为SoC原型验证硬件载体，通过千兆网媒体访问控制(GMAC)高速通信接口与PC端高速连接，构建软硬件协同验证平台，实现对继电保护专用多核SoC***的设计进行快速准确的实时验证。
本申请提供一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，由FPGA原型验证模块和PC端评估模块组成，
FPGA原型验证模块，通过FPGA芯片、时钟电源模块、控制管理模块，模拟真实SoC芯片的原型平台，实现对大规模SoC***的设计进行快速准确的实时验证；每个FPGA芯片提供多个全局时钟接口，用于支持ASIC设计的验证工作，同时每个FPGA芯片，提供多个I/O接口，用于完成数据的传输；时钟电源模块，用于为FPGA芯片提供多类时钟电源；控制管理模块，用于对多个FPGA协调管理；
PC端评估模块，包含测试程序和驱动程序，通过在FPGA芯片上运行验证测试程序，实现对多核SoC芯片进行软硬件协同验证；
所述FPGA原型验证模块与PC端评估模块，使用千兆网媒体访问控制接口连接，PC端通过千兆网媒体访问控制接口向FPGA芯片传送用户激励。
进一步的，每个FPGA芯片提供多个全局时钟接口，用于支持ASIC设计的验证工作，同时每个FPGA芯片，提供多个I/O接口，用于完成数据的传输，具体包括：
FPGA原型验证模块，由4个FPGA芯片组成，每个FPGA芯片提供14个全局时钟接口，用于支持ASIC设计的验证工作；
每个FPGA芯片，提供360个I/O接口，每个FPGA芯片，都连接有外部的LED灯，通过所述I/O接口完成数据的传输。
进一步的，时钟电源模块，用于为FPGA芯片提供多类时钟电源，具体包括：6对可编程的差分时钟；6对SMB差分时钟；6对反馈差分时钟；
所述反馈差分时钟用于时钟的校准；
所有的时钟经过时钟管理模块产生之后，首先进入时钟缓存，其中反馈时钟通过时钟缓存进入FPGA芯片，反馈时钟通过时钟缓存缓解PCB板布线产生的延时，构建外部时钟树结构，从而达到FPGA芯片之间的时钟同步。
进一步的，还包括：
时钟电源模块，为FPGA芯片以及FPGA芯片周边的***电路供电，每个I/O接口电源模块均能够提供1.2V、1.5V、1.8V的电压。
进一步的，所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台，建立在Xilinx Virtex7 FPGA板上，并用ISE14.7进行综合和布局布线。
进一步的，所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台，还包括：支持DSP程序下载的JTAG接口。
进一步的，所述千兆网媒体访问控制，包括主机与FPGA芯片原型验证模块的千兆网媒体访问控制接口、负责完成待测模块与千兆网媒体访问控制之间的数据转换协议与控制的协同仿真模块。
进一步的，所述协同仿真模块，应用FPGA开发软件将待测模块通过JTAG配置到FPGA芯片上，当仿真开始时，由软件仿真器开始仿真，当访问FPGA芯片中的待测模块单元时，仿真器通过借助主机上的千兆网媒体访问控制接口将激励传递给协同仿真模块单元，然后由协同仿真模块负责将接受到的数据进行协议解析，并将最终激励施加给待测模块；
待测模块仿真结束后，协同仿真模块将结果数据进行打包，并通过千兆网媒体访问控制接口回传给仿真器，仿真器利用所述结果数据进行仿真。
进一步的，PC端评估模块，通过在FPGA芯片上运行验证测试程序，实现对多核SoC芯片进行软硬件协同验证，包括；
PC端评估模块，安装有FPGA芯片开发套件和仿真器，FPGA芯片实现时，在顶层保留了JTAG调试端口，并将调试接口映射到FPGA芯片相应的JTAG管脚；
运行在PC机上的软件集成环境完成FPGA配置文件的下载和控制；、
运行在PC机上的硬件仿真器通过协同仿真***的软件程序、千兆网媒体访问控制接口、协同仿真模块与FPGA芯片进行数据的通信，实现软硬件的协同仿真。
进一步的，还包括：
通过逻辑分析仪对仿真实验中的信号进行监测，从而完成所述平台软硬件的协同调试。
附图说明
图1是本申请提供的基于FPGA的继电保护专用多核SoC软硬件协同验证平台的硬件环境示意图；
图2是本申请提供的基于FPGA的继电保护专用多核SoC软硬件协同验证平台的协同验证的逻辑结构图；
图3是本申请提供的FPGA原型验证模块的整体结构示意图；
图4是本申请提供的基于FPGA的继电保护专用多核SoC软硬件协同验证平台的连接结构示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施的限制。
为解决现有技术存在的上述问题，本发明提供了一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，利用FPGA作为SoC原型验证硬件载体，通过千兆网媒体访问控制(GMAC)高速通信接口与PC端高速连接，构建软硬件协同验证平台，实现对继电保护专用多核SoC***的设计进行快速准确的实时验证。
本申请提供基于FPGA的继电保护专用多核SoC软硬件协同验证平台，由FPGA原型验证模块和PC端评估模块组成，如图1所示。
FPGA原型验证模块，通过FPGA芯片、时钟电源模块、控制管理模块，模拟真实SoC芯片的原型平台，实现对大规模SoC***的设计进行快速准确的实时验证；每个FPGA芯片提供多个可分配的全局时钟接口，用于支持ASIC设计的验证工作，同时每个FPGA芯片，提供多个可配置的I/O接口，用于完成数据的传输；时钟电源模块，用于为FPGA芯片提供多类时钟电源；控制管理模块，用于对多个FPGA协调管理；
PC端评估模块，包含测试程序和驱动程序，通过在FPGA芯片上运行验证测试程序，实现对多核SoC芯片进行软硬件协同验证；
所述FPGA原型验证模块与PC端评估模块，使用千兆网媒体访问控制接口连接，PC端通过千兆网媒体访问控制接口向FPGA芯片传送用户激励。
FPGA原型验证模块，由4个FPGA芯片组成，每个FPGA芯片提供14个可分配的全局时钟接口，用于支持ASIC设计的验证工作；FPGA芯片充分考虑了***的通用型，可扩展性，每个FPGA芯片，提供360个可配置的I/O接口，每个FPGA芯片，都连接有外部的LED灯，通过所述I/O接口完成数据的传输。另外还提供了各种功能丰富的子板和专用高速数据接口，为***调试提供了各种手段。
进一步的，时钟电源模块，用于为FPGA芯片提供多类时钟电源，具体为每个FPGA提供了以下几类的时钟源：6对可以提供可编程的差分时钟；6对SMB差分时钟；6对反馈差分时钟。所述反馈差分时钟用于时钟的校准；所有的时钟经过时钟管理模块产生之后，首先会进入时钟缓存，反馈时钟首先也会通过时钟缓存进入FPGA，通过时钟缓存可以更加有效的缓解PCB板布线产生的延时，这样就构建了一个外部时钟树结构，达到了FPGA之间的时钟同步。
进一步地，所述时钟电源模块为FPGA以及FPGA周边的***电路供电，每个I/O接口电源模块均能够提供可配置的1.2V、1.5V、1.8V的电压。
进一步地，控制管理模块可对多个FPGA协调管理，该模块是一个FPGA芯片，里面包含时钟同步模块、时分复用模块等等。
进一步地，在所述FPGA原型验证硬件模块中，工程师能够实时的进行***测试，并且用逻辑分析仪或者示波器观察设计中的内部信号。
所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台建立在XilinxVirtex7 FPGA板上，并用ISE14.7进行综合和布局布线。
进一步地，所述FPGA硬件验证平台包括支持DSP程序下载的JTAG接口。
在功能逻辑层面上，所述FPGA原型验证模块其内部包括对继电保护专用多核SoC芯片的原型验证单元以及相应的内部测试单元和内部评估单元。外部PC端评估验证部分主要包括外部PC平台评估单元。
所述内部测试单元包含高速接口测试单元、高速通信测试单元、以及cache测试单元等；所述内部评估单元包含高速接口评估单元、高速通信评估单元、以及cache评估单元等；内部测试单元和内部评估单元实现原型验证中对高速接口、FPGA片高速通信以及cache协议一致性等功能的测试和评估。
所述外部PC平台评估单元包含测试程序和驱动程序，实现的是对ARM核的驱动和测试功能。以达到运行各种应用软件的需求，实现了在验证过程中同时兼顾软件和硬件验证的最终目的。通过在FPGA上运行验证测试软件，实现对多核SoC芯片进行软硬件协同验证。
所述FPGA原型验证模块与PC终端使用千兆网媒体访问控制(GMAC)接口连接，PC端通过GMAC向FPGA传送用户激励。
所述GMAC整个框架主要包含主机与FPGA原型验证模块的通信接口(GMAC)、负责完成待测模块(DUT)与GMAC之间的数据转换协议与控制的协同仿真模块(CSM)。
进一步地，应用FPGA开发软件事先将待测模块(DUT)通过JTAG配置到FPGA上，当仿真开始时，首先由软件仿真器开始仿真，当***需要访问FPGA中的DUT单元时，仿真器通过借助主机上的GMAC接口将激励传递给CSM单元，然后由CSM负责将接受到的数据进行协议解析，并将最终激励施加给DUT，同时产生DUT仿真时所需的一些额外信号(如时钟)。待DUT仿真结束后，CSM又负责将产生的结果数据进行打包，并通过GMAC接口回传给仿真器，从而仿真器可以利用该结果数据继续进行仿真。
所述FPGA开发板的接口包括了以太网接口、调试FPGA所需的JTAG接口、超级终端所需的RS-232串行通信接口。
所述PC平台评估单元安装有FPGA开发套件EDK，仿真器使用ModelSim，FPGA实现时，在顶层保留了JTAG调试端口，并把这几个调试端口映射到了板子上相应的JTAG管脚。由运行在PC机上的软件集成环境完成FPGA配置文件的下载和控制。运行在PC机上的硬件仿真器ModelSim通过协同仿真***的软件程序、GMAC、CSM模块与FPGA进行数据的通信，实现软硬件的协同仿真。同时通过逻辑分析仪对物理实验中的关键信号进行监测，进行***的软硬件协同的调试。主机用来对FPGA器件进行编程配置。
下面再对本申请技术方案的具体实施方式作进一步详细的说明。
本发明提供了一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，附图2为FPGA验证平台协同验证的逻辑结构图，如附图2中所示该平台包含FPGA原型验证和PC端评估两大部分。
在硬件层面上，所述FPGA原型验证部分包括FPGA原型验证硬件模块、支持下载bit文件的FPGA下载线缆和编程器以及支持调试的调试软件。所述PC端评估验证部分安装有验证及应用软件开发环境、FPGA下载软件和验证过程中所需各种上位机软件。附图1为原型验证模块整体结构图，所述FPGA原型验证硬件模块主要包括FPGA芯片、时钟电源模块、以及控制管理模块。
附图3为FPGA软硬件协同验证硬件环境，所述FPGA原型验证硬件模块包含4个FPGA芯片，每片FPGA提供了14个可分配的全局时钟接口，可支持ASIC设计的验证工作；FPGA芯片充分考虑了***的通用型，可扩展性，每个FPGA都提供了360个可配置的I/O接口，每一块FPGA都连接有外部的LED灯，另外还提供了各种功能丰富的子板和专用高速数据接口，为***调试提供了各种手段。
进一步地，所述时钟电源模块为FPGA提供时钟电源。具体为每个FPGA提供了以下类的时钟源：6对可以提供可编程的差分时钟；6对SMB差分时钟；6对反馈差分时钟。反馈差分时钟主要用于时钟的校准。所有的时钟经过时钟管理模块产生之后，首先会进入时钟缓存，反馈时钟首先也会通过时钟缓存进入FPGA，通过时钟缓存可以更加有效的缓解PCB板布线产生的延时，这样就构建了一个外部时钟树结构，达到了FPGA之间的时钟同步。
进一步地，所述时钟电源模块为FPGA以及FPGA周边的***电路供电，每个I/O接口电源模块均能够提供可配置的1.2V、1.5V、1.8V的电压。
进一步地，控制管理模块可对多个FPGA协调管理，该模块是一个FPGA芯片，里面包含时钟同步模块、时分复用模块等等。
进一步地，在所述FPGA原型验证硬件模块中，工程师能够实时的进行***测试，并且用逻辑分析仪或者示波器观察设计中的内部信号。
所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台建立在XilinxVirtex7 FPGA板上，并用ISE14.7进行综合和布局布线。
进一步地，所述FPGA硬件验证平台包括支持DSP程序下载的JTAG接口。
在功能逻辑层面上，所述FPGA原型验证模块其内部包括对SoC芯片的原型验证单元以及相应的内部测试单元和内部评估单元。外部PC端评估验证部分主要包括外部PC平台评估单元，如附图2所示。
所述内部测试单元包含高速接口测试单元、高速通信测试单元、以及cache测试单元等；所述内部评估单元包含高速接口评估单元、高速通信评估单元、以及cache评估单元等；内部测试单元和内部评估单元实现原型验证中对高速接口、FPGA片高速通信以及cache协议一致性等功能的测试和评估。
所述外部PC平台评估单元包含测试程序和驱动程序，实现的是对ARM核的驱动和测试功能。以达到运行各种应用软件的需求，实现了在验证过程中同时兼顾软件和硬件验证的最终目的。通过在FPGA上运行验证测试软件，实现对多核SoC芯片进行软硬件协同验证。
附图4为协同仿真平台连接结构示意图，所述FPGA原型验证模块与PC终端使用千兆网媒体访问控制(GMAC)接口连接，PC端通过GMAC向FPGA传送用户激励。
所述GMAC整个框架主要包含主机与FPGA开发板的通信接口(GMAC)、负责完成待测模块(DUT)与GMAC之间的数据转换协议与控制的协同仿真模块(CSM，Co-SimulationModule)。
进一步地，应用FPGA开发软件事先将待测模块(DUT)通过JTAG配置到FPGA上，当仿真开始时，首先由软件仿真器开始仿真，当***需要访问FPGA中的DUT单元时，仿真器通过借助主机上的GMAC接口将激励传递给CSM单元，然后由CSM负责将接受到的数据进行协议解析，并将最终激励施加给DUT，同时产生DUT仿真时所需的一些额外信号(如时钟)。待DUT仿真结束后，CSM又负责将产生的结果数据进行打包，并通过GMAC接口回传给仿真器，从而仿真器可以利用该结果数据继续进行仿真。
所述FPGA开发板的接口包括了以太网接口、调试FPGA所需的JTAG接口、超级终端所需的RS-232串行通信接口。
所述PC机安装有FPGA开发套件EDK，仿真器使用ModelSim，FPGA实现时，在顶层保留了JTAG调试端口，并把这几个调试端口映射到了板子上相应的JTAG管脚。由运行在PC机上的软件集成环境完成FPGA配置文件的下载和控制。运行在PC机上的硬件仿真器ModelSim通过协同仿真***的软件程序、GMAC、CSM模块与FPGA进行数据的通信，实现软硬件的协同仿真。同时通过逻辑分析仪对物理实验中的关键信号进行监测，进行***的软硬件协同的调试。主机用来对FPGA器件进行编程配置。
本发明提供的一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，可以为继电保护专用多核SoC设计早期提供可以运行软件的硬件模拟原型，将继电保护专用多核SoC硬件设计模块下载到FPGA硬件仿真部分进行测试和验证，将需要采用行为级等高级描述来进行设计的软件模块放到PC中开发，通过软硬件的协同仿真从而能够更早地发现设计缺陷，提高设计的效率和灵活性，缩短软硬件整合调试时间。
需要声明的是，本发明的发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。在本发明的精神和原理启发下，本领域技术人员可作各种修改、等同替换、或改进。但这些变更或修改均在申请待批的保护范围内。
Claims (10)
1.一种基于FPGA的继电保护专用多核SoC软硬件协同验证平台，由FPGA原型验证模块和PC端评估模块组成，其特征在于，
FPGA原型验证模块，通过FPGA芯片、时钟电源模块、控制管理模块，模拟真实SoC芯片的原型平台，实现对大规模SoC***的设计进行快速准确的实时验证；每个FPGA芯片提供多个全局时钟接口，用于支持ASIC设计的验证工作，同时每个FPGA芯片，提供多个I/O接口，用于完成数据的传输；时钟电源模块，用于为FPGA芯片提供多类时钟电源；控制管理模块，用于对多个FPGA协调管理；
PC端评估模块，包含测试程序和驱动程序，通过在FPGA芯片上运行验证测试程序，实现对多核SoC芯片进行软硬件协同验证；
所述FPGA原型验证模块与PC端评估模块，使用千兆网媒体访问控制接口连接，PC端通过千兆网媒体访问控制接口向FPGA芯片传送用户激励。
2.根据权利要求1所述的验证平台，其特征在于，每个FPGA芯片提供多个全局时钟接口，用于支持ASIC设计的验证工作，同时每个FPGA芯片，提供多个I/O接口，用于完成数据的传输，具体包括：
FPGA原型验证模块，由4个FPGA芯片组成，每个FPGA芯片提供14个全局时钟接口，用于支持ASIC设计的验证工作；
每个FPGA芯片，提供360个I/O接口，每个FPGA芯片，都连接有外部的LED灯，通过所述I/O接口完成数据的传输。
3.根据权利要求1所述的验证平台，其特征在于，时钟电源模块，用于为FPGA芯片提供多类时钟电源，具体包括：6对可编程的差分时钟；6对SMB差分时钟；6对反馈差分时钟；
所述反馈差分时钟用于时钟的校准；
所有的时钟经过时钟管理模块产生之后，首先进入时钟缓存，其中反馈时钟通过时钟缓存进入FPGA芯片，反馈时钟通过时钟缓存缓解PCB板布线产生的延时，构建外部时钟树结构，从而达到FPGA芯片之间的时钟同步。
4.根据权利要求1所述的验证平台，其特征在于，还包括：
时钟电源模块，为FPGA芯片以及FPGA芯片周边的***电路供电，每个I/O接口电源模块均能够提供1.2V、1.5V、1.8V的电压。
5.根据权利要求1所述的验证平台，其特征在于，所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台，建立在Xilinx Virtex7 FPGA板上，并用ISE14.7进行综合和布局布线。
6.根据权利要求1所述的验证平台，其特征在于，所述基于FPGA的继电保护专用多核SoC软硬件协同验证平台，还包括：支持DSP程序下载的JTAG接口。
7.根据权利要求1所述的验证平台，其特征在于，所述千兆网媒体访问控制，包括主机与FPGA芯片原型验证模块的千兆网媒体访问控制接口、负责完成待测模块与千兆网媒体访问控制之间的数据转换协议与控制的协同仿真模块。
8.根据权利要求7所述的验证平台，其特征在于，所述协同仿真模块，应用FPGA开发软件将待测模块通过JTAG配置到FPGA芯片上，当仿真开始时，由软件仿真器开始仿真，当访问FPGA芯片中的待测模块单元时，仿真器通过借助主机上的千兆网媒体访问控制接口将激励传递给协同仿真模块单元，然后由协同仿真模块负责将接受到的数据进行协议解析，并将最终激励施加给待测模块；
待测模块仿真结束后，协同仿真模块将结果数据进行打包，并通过千兆网媒体访问控制接口回传给仿真器，仿真器利用所述结果数据进行仿真。
9.根据权利要求1所述的验证平台，其特征在于，PC端评估模块，通过在FPGA芯片上运行验证测试程序，实现对多核SoC芯片进行软硬件协同验证，包括；
PC端评估模块，安装有FPGA芯片开发套件和仿真器，FPGA芯片实现时，在顶层保留了JTAG调试端口，并将调试接口映射到FPGA芯片相应的JTAG管脚；
运行在PC机上的软件集成环境完成FPGA配置文件的下载和控制；、
运行在PC机上的硬件仿真器通过协同仿真***的软件程序、千兆网媒体访问控制接口、协同仿真模块与FPGA芯片进行数据的通信，实现软硬件的协同仿真。
10.根据权利要求1所述的验证平台，其特征在于，还包括：
通过逻辑分析仪对仿真实验中的信号进行监测，从而完成所述平台软硬件的协同调试。
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