CN112181038A - 一种抑制纹波的带隙基准电路 - Google Patents

Abstract

本发明提供一种抑制纹波的带隙基准电路，涉及半导体领域。所述带隙基准电路为带斩波‑稳定放大器的带隙基准电路，包括：带隙基准单元、低通滤波单元以及开关电容陷波滤波单元；带隙基准单元用于产生基准电压，基准电压中含有方形纹波，方形纹波为需要被抑制的纹波；低通滤波单元用于将方形纹波转换为三角形纹波；开关电容陷波滤波单元对三角形纹波的中点位置进行采样和平均化处理，以使得三角形纹波的输出为0，从而抑制基准直流电压的纹波。本发明带隙基准电路可以使得三角形纹波的输出为0，从而很好的抑制了基准直流电压的纹波的方形纹波，低通滤波单元不再需要更大面积的电容和电阻，极大的缩小了半导体的版图面积。

Description

一种抑制纹波的带隙基准电路

技术领域

本发明涉及半导体领域，特别是一种抑制纹波的带隙基准电路。

背景技术

带隙基准电路具有低温度系数、低电源电压以及可与CMOS工艺兼容等优点，被广泛的应用于数/模转换、模/数转换、存储器以及开关电源等数模混合电路***中。带隙基准电路输出电压的稳定性以及抗噪声能力是影响各种应用***精度的关键因素，随着应用***精度的提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。

目前为了克服带隙基准电路输出电压不稳定的问题，提出了一种带斩波-稳定放大器的带隙基准电路，这种带隙基准电路通过周期性的交换输入输出器件的极性，来抵消输入器件的失调在输出参考电压上引起的误差。

但这类带隙基准电路需要斩波，斩波时钟的使用将在带隙基准电路的输出端引入斩波频率的纹波，而由于生产工艺不可避免的器件失配，在不同的失配条件下，虽然输出电压的平均值由于正半周期和负半周期的相互抵消而提高了精确度，但是不同的失配会造成不同大小的纹波。

发明内容

鉴于上述问题，本发明提供一种抑制纹波的带隙基准电路，很好的抑制了纹波。

本发明实施例提供了一种抑制纹波的带隙基准电路，所述带隙基准电路为带斩波-稳定放大器的带隙基准电路，所述带隙基准电路包括：

带隙基准单元、低通滤波单元以及开关电容陷波滤波单元；

所述带隙基准单元与所述低通滤波单元连接，用于产生基准电压，所述基准电压中含有方形纹波，所述方形纹波为需要被抑制的纹波；

所述低通滤波单元与所述开关电容陷波滤波单元连接，用于将所述方形纹波转换为三角形纹波；

所述开关电容陷波滤波单元对所述三角形纹波的中点位置进行采样和平均化处理，以使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

其中，所述开关电容陷波滤波单元包括：非交叠时钟产生电路和开关电容陷波滤波电路；

所述非交叠时钟产生电路基于所述带隙基准单元中的斩波时钟信号，产生采样信号并输出至所述开关电容陷波滤波电路；

所述开关电容陷波滤波电路根据所述采样信号，对所述三角形纹波的中点位置进行采样和平均化处理，以使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

所述采样信号的频率与所述斩波时钟信号的频率相等，相位相差90度。

可选地，所述开关电容陷波滤波电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一电容、第二电容以及第三电容；

所述第一PMOS管的栅极与所述非交叠时钟产生电路连接，源极与所述低通滤波单元的输出端和所述第三PMOS管的源极分别连接，漏极与所述第一电容的第一端和所述第二PMOS管的源极分别连接；

所述第二PMOS管的栅极与所述非交叠时钟产生电路连接，漏极与所述第三电容的第一端和所述第四PMOS管的漏极分别连接；

所述第三PMOS管的栅极与所述非交叠时钟产生电路连接，漏极与所述第二电容的第一端和所述第四PMOS管的源极分别连接；

所述第四PMOS管的栅极与所述非交叠时钟产生电路连接；

所述第一电容的第二端、所述第二电容的第二端以及所述第三电容的第二端均接地；

所述第二PMOS管的漏极和所述第四PMOS管的漏极均为所述带隙基准电路的输出端。

可选地，所述非交叠时钟产生电路包括：或门、非门以及与非门组成的逻辑电路；

所述或门的第一输入端以相移90度后的斩波时钟信号为输入信号，以所述非门输出端的输出信号为所述或门的第二输入端的输入信号；

所述或门输出端的输出信号为所述采样信号中的第一采样信号，同时所述第一采样信号为所述与非门的第一输入端的输入信号；

所述与非门的第二输入端以相移90度后的斩波时钟信号为输入信号；

所述与非门输出端的输出信号为所述采样信号中的第二采样信号；

所述非门的输入端以所述第二采样信号为输入信号。

可选地，所述斩波时钟信号包括：第一斩波时钟信号和第二斩波时钟信号；

所述第一斩波时钟信号的频率与所述第一采样信号的频率相同，相位相差90度；

所述第二斩波时钟信号的频率与所述第二采样信号的频率相同，相位相差90度；

所述第一斩波时钟信号和所述第二斩波时钟信为高低电平相反的信号；

所述第一采样信号和所述第二采样信号为高低电平相反的信号。

可选地，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管以及所述第四PMOS管的尺寸、参数和形状完全相同。

可选地，所述第一电容和所述第二电容的电容值相等。

可选地，其特征在于，在所述第一采样信号为低电平信号时，所述第二采样信号为高电平，此时所述第一PMOS管和所述第四PMOS管导通；

在所述第二采样信号为低电平信号时，所述第一采样信号为高电平，此时所述第二PMOS管和所述第三PMOS管导通。

可选地，在所述第一PMOS管和所述第四PMOS管导通时，所述低通滤波单元输出端输出的第一电压被采样并储存到所述第一电容中；

在所述第二PMOS管和所述第三PMOS管导通时，所述低通滤波单元输出端输出的第二电压被采样并储存到所述第二电容中，同时所述第一电容中储存的电荷通过所述第二PMOS管对所述第三电容充电或放电。

可选地，在所述低通滤波单元输出端输出的第二电压被采样并储存到所述第二电容中，且所述第一PMOS管和所述第四PMOS管导通时，所述第二电容中储存的电荷通过所述第四PMOS管对所述第三电容充电或放电。

可选地，若所述第一电压和所述第二电压的大小相等，则所述第三电容上的三角形纹波的输出为0，即，使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

若所述第一电压和所述第二电压的大小不相等，则所述第三电容上的三角形纹波的电压取决于所述第一电压与所述第二电压的电压差以及所述第一电容、所述第二电容与所述第三电容的电容值的比值。

本发明提供的一种抑制纹波的带隙基准电路，由带斩波-稳定放大器的带隙基准单元产生基准直流电压，由于该基准直流电压中含有方形纹波，因此首先利用低通滤波单元将方形纹波转换为三角形纹波，由于三角形纹波其上升周期和下降周期的中点电压值是相等的，因此利用采样信号的频率与斩波时钟信号的频率相等，相位相差90度，由非交叠时钟产生电路产生采样信号并输出至开关电容陷波滤波电路，开关电容陷波滤波电路即可根据采样信号，对三角形纹波的中点位置进行采样和平均化处理，就可以使得基准电压中含有的三角形纹波的输出为0，从而很好的抑制了基准电压的方形纹波。并且由于引入了开关电容陷波滤波单元，因此低通滤波单元不再需要更大的电容和电阻乘积，即低通滤波单元不再需要更大面积的电容和电阻，相较于实现同等纹波抑制比效果的不包含开关电容陷波滤波单元的带隙基准电路，本发明的带隙基准电路极大的缩小了半导体的版图面积。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是目前带有低通滤波器的带隙基准电路的示意图；

图2是目前带有低通滤波器的带隙基准电路的波形图；

图3是本发明实施例的一种抑制纹波的带隙基准电路的示意图；

图4是本发明实施例中三角形纹波的波形图；

图5是本发明实施例中开关电容陷波滤波电路的一种优选结构示意图；

图6是本发明实施例中非交叠时钟产生电路的一种优选结构示意图；

图7是本发明实施例中，斩波时钟信号、第一采样信号以及第二采样信号的高低电平状态图；

图8是本发明实施例中，一组实际仿真实验得到的开关电容陷波滤波单元3的输入波形、输出波形；

图9是本发明实施例中，以斩波频率为62.5Khz为例，需要得到40dB(100倍)的纹波抑制比，只用低通滤波单元实现的波形图；

图10是本发明实施例中，以斩波频率为62.5Khz为例，需要得到40dB(100倍)的纹波抑制比，采用本发明的抑制纹波的带隙基准电路实现的波形图；

图11是单独采用低通滤波单元方式的带隙基准电路的版图面积示意图；

图12是本发明实施例中，采用本发明的抑制纹波的带隙基准电路的版图面积示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。

发明人发现，目前带斩波-稳定放大器的带隙基准电路由于生产工艺不可避免的器件失配，在不同的失配条件下，虽然输出电压的平均值由于正半周期和负半周期的相互抵消而提高了精确度，但是不同的失配会造成不同大小的纹波，即带隙基准电路最终的输出电压上，会含有直流电压和交流电压，而这个交流电压是峰值为几个毫伏至几十个毫伏的方形纹波，这对于需求精准参考电压的半导体来说，是不能忽视的问题，因此这种方形纹波是需要被抑制的，而最终只输出直流电压。

发明人进一步研究发现，目前针对上述问题的解决方法是在带隙基准电路后增加一个低通滤波器，来实现对方形纹波的抑制。

参照图1示出了目前带有低通滤波器的带隙基准电路的示意图，其中Vbg表示带隙基准电路的输出电压，该输出电压包括：直流电压以及方形纹波(该方形纹波即为交流电压，需要被抑制)，电阻R1和电容C4共同构成了低通滤波器，Vc即为经过低通滤波器抑制纹波后的直流电压。虚框1表示目前已有的带隙基准电路。

一般情况下，在方形纹波的高电平持续时间内，电容C1两端的电压Vc将缓慢增长，如果电阻R1和电容C4的乘积足够的大，就可以使得Vc还未达到稳态值的时候，高电平状态已经消失，变成后半周期的低电平状态，这时候电容C4将缓慢放电，Vc开始缓慢衰减。因此Vc的增长和衰减按照指数规律变化，但是当电阻R1和电容C4的乘积足够的大，其变化曲线尚处于指数曲线的初始阶段，其可以近似于直线，所以输出电压的纹波波形就由方形纹波变为三角形纹波。

具体的波形图可以参见图2所示，可以更为直观的反映出上述理论。T/2表示半个周期，Vbg即为带隙基准电路的输出电压中包含的方形纹波，当Vbg处于高电平状态，Vc将缓慢增长，如果电阻R1和电容C4的乘积足够的大，就可以使得Vc还未达到稳态值的时候，Vbg高电平状态已经消失，变成后半周期的低电平状态，这时候电容C4将缓慢放电，Vc开始缓慢衰减。因此Vc的增长和衰减按照指数规律变化，输出电压的波形就由方形纹波变为三角形纹波。

但是上述理论还存在一个问题，假若斩波时钟的频率位于低频，为了保证达到三角形纹波近似于直线的效果，就需要低通滤波器中电阻R1和电容C4的乘积相较于高频的更大，而更大的电阻R1和电容C4乘积就必不可少的需要选取更大面积的电阻和电容，这就会造成带隙基准电路的版图面积过大，这显然不能符合目前半导体设备小型化的趋势。

为了克服上述问题，发明人经过大量研究、仿真以及实际测试，创造性的提出了本发明的抑制纹波的带隙基准电路，以下对本发明的技术方案进行详细描述。

参照图3，示出了本发明实施例的一种抑制纹波的带隙基准电路的示意图，该带隙基准电路包括：带隙基准单元1、低通滤波单元2以及开关电容陷波滤波单元3；带隙基准单元1为目前已有的带斩波-稳定放大器的带隙基准电路，其斩波时钟信号包括：第一斩波时钟信号和第二斩波时钟信号，分别用Chop clkD和Chop clkB表示，两者为频率相同，高低电平相反的信号。带隙基准单元1产生基准电压，该基准电压中包括：直流电压以及方形纹波，直接输入到低通滤波单元2中。

低通滤波单元2包括：电阻R1和电容C4，当然，低通滤波单元2也可以采用目前已知的任何可以实现低通滤波功能的其它元器件组成。包含有方形纹波的输出电压经过低通滤波单元2后变为包含有三角形纹波的输出电压。该包含有三角形纹波的输出电压作为开关电容陷波滤波单元3的输入。

对于三角纹波而言，特点是其上升周期和下降周期的中点电压值是相等的。例如如图4所示(图4中T/4表示四分之一周期)，三角纹波上升周期的中点电压值V1等于三角纹波下降周期的中点电压值V2，即，t1时刻的电压值V1等于t2时刻的电压值V2。基于这个思路，开关电容陷波滤波单元3分别在t1和t2时刻采样三角形纹波的电压值，那么就可以实现开关电容陷波滤波单元3最终输出电压中的三角形纹波输出为0，从而达到抑制纹波的目标。

开关电容陷波滤波单元3中的开关电容陷波滤波电路的一种优选结构可以参照图5所示，其包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一电容C1、第二电容C2以及第三电容C3。第一PMOS管P1的栅极与非交叠时钟产生电路连接，使用非交叠时钟产生电路产生的第一采样信号NF_clkB作为栅极的控制信号，非交叠时钟产生电路在下文对应处详细描述，在此不做赘述。

第一PMOS管P1的源极与低通滤波单元2的输出端(图5中IN)和第三PMOS管P3的源极分别连接，即，包含有三角形纹波的直流电压作为第一PMOS管P1的源极和第三PMOS管P3的源极的输入，第一PMOS管P1的漏极与第一电容C1的第一端和第二PMOS管P2的源极分别连接。

第二PMOS管P2的栅极与非交叠时钟产生电路连接，使用非交叠时钟产生电路产生的第二采样信号NF_clkD作为栅极的控制信号；第二PMOS管P2的漏极与第三电容C3的第一端和第四PMOS管P4的漏极分别连接。

第三PMOS管P3的栅极与非交叠时钟产生电路连接，使用非交叠时钟产生电路产生的第二采样信号NF_clkD作为栅极的控制信号；第三PMOS管P3的漏极与第二电容C2的第一端和第四PMOS管P4的源极分别连接。

第四PMOS管P4的栅极与非交叠时钟产生电路连接，使用非交叠时钟产生电路产生的第一采样信号NF_clkB作为栅极的控制信号；第二PMOS管P2的漏极和第四PMOS管P4的漏极即为带隙基准电路的输出端(图5中OUT)，其最终输出抑制了纹波的直流电压Vref。

第一电容C1的第二端、第二电容C2的第二端以及第三电容C3的第二端均接地。

需要说明的是，为了保证开关电容陷波滤波电路抑制纹波，需要第一PMOS管P1、第二PMOS管P2、第三PMOS管P3以及第四PMOS管P4的尺寸、参数和形状完全相同，第一电容C1和第二电容C2的电容值相等。

参照图6，示出了本发明实施例中非交叠时钟产生电路的一种优选结构示意图，该非交叠时钟产生电路包括：或门601、非门602以及与非门603；或门601的第一输入端以相移90度后的斩波时钟信号Chop clkD和Chop clkB作为输入信号，之所以要将斩波时钟信号移相90度，是为了保证非交叠时钟产生电路产生的第一采样信号NF_clkB和第二采样信号NF_clkD的采样时刻落在三角纹波的中点，同时以避免采样的重叠和保持周期的重叠。斩波时钟信号Chop clkD和Chop clkB，与第一采样信号NF_clkB和第二采样信号NF_clkD的高低电平状态图可以参见图7中所示。

由于第一斩波时钟信号Chop clkB的频率与第一采样信号NF_clkB的频率相同，相位相差90度；第二斩波时钟信号Chop clkD的频率与第二采样信号NF_clkD的频率相同，相位相差90度，且第一斩波时钟信号Chop clkB和第二斩波时钟信Chop clkD为高低电平相反的信号；第一采样信号NF_clkB和第二采样信号NF_clkD也为高低电平相反的信号。

以非门602输出端的输出信号为或门601的第二输入端的输入信号；或门601输出端的输出信号为采样信号中的第二采样信号NF_clkD，同时第二采样信号NF_clkD为与非门603的第一输入端的输入信号；与非门603的第二输入端同样以相移90度后的斩波时钟信号为输入信号；与非门603输出端的输出信号为采样信号中的第一采样信号NF_clkB；非门602的输入端以第一采样信号NF_clkB为输入信号。

由于在第一采样信号NF_clkB为低电平信号时，第二采样信号NF_clkD就为高电平，则此时第一PMOS管P1和第四PMOS管P4就会导通，而第二PMOS管P2和第三PMOS管P3是关断的，因此低通滤波单元2输出端输出的第一电压(即三角形纹波的上升周期中点电压值)被采样并储存到第一电容C1中，结合图4，假设t1时刻，第一PMOS管P1和第四PMOS管P4导通，低通滤波单元2输出端输出的第一电压V1被采样并储存到第一电容C1中。

之后在第二采样信号NF_clkD为低电平信号时，第一采样信号NF_clkB就为高电平，则此时第二PMOS管P2和第三PMOS管P3就会导通，而第一PMOS管P1和第四PMOS管P4是关断的，因此低通滤波单元2输出端输出的第二电压(即三角形纹波的下降周期的中点电压值)被采样并储存到第二电容C2中，结合图4，t2时刻，第二PMOS管P2和第三PMOS管P3导通，低通滤波单元2输出端输出的第二电压V2被采样并储存到第二电容C2中，同时，由于第二PMOS管P2是导通的，那么第一电容C1中在t1时刻储存的电荷将会通过导通的第二PMOS管P2对第三电容C3充电或放电。假设第一电压V1和第二电压V2完全相等，那么最终第三电容C3上的三角形纹波的输出电压就会为0，这样就使得三角形纹波的输出为0，即没有纹波，从而达到抑制基准电压的纹波的目标。

若第一电压V1和第二电压V2的大小不相等，则第三电容C3上三角形纹波的电压就取决于第一电压V1与第二电压V2的电压差以及第一电容C1、第二电容C2与第三电容C3的电容值的比值。

和上述相同的原理，在低通滤波单元2输出端输出的第二电压V2被采样并储存到第二电容C2中，且第一PMOS管P1和第四PMOS管P4导通时，第二电容C2中在t2时刻储存的电荷通过会通过此时导通的第四PMOS管P4对第三电容C3充电或放电。由于三角形纹波的上升周期的中点电压值和其下降周期的中点电压值的大小时相等的，因此最终可以使得纹波被抑制，输出抑制了纹波的直流电压Vref。

参照图8所示，示出了本发明实施例中，一组实际仿真实验得到的开关电容陷波滤波单元3的输入波形、输出波形，横坐标表示时间time，单位为us，纵坐标表示电压值，单位为V；图8中下方的实线NF_clk为一个采样信号；图8中上方由虚线构成的波形为输入波形(图8中IN)，即包含三角形纹波的波形；图8中上方由实线构成的波形为输出波形(图8中OUT)，即最终输出的Vref，由此可见，本发明实施例的抑制纹波的带隙基准电路可以有效的抑制纹波。需要说明的是，图8中输出的Vref并不是完全的直流波形，而是峰峰值极小的方波(图8中空心圆所示)，其原因在于输入波形(包含三角形纹波的波形)并不是理想的三角波，其上升沿和下降沿的中点值并不相等，因此可以适当增大低通滤波器的电阻和电容乘积值以使得输入波形达到含有理想的三角波的基准电压。

由于本发明在低通滤波单元2之后增加了开关电容陷波滤波单元3，利用开关电容陷波滤波单元3对三角形纹波的中点位置进行采样和平均化处理，所以即使在斩波频率较低的情况下，低通滤波单元2也不需要电阻和电容乘积更大，自然就不需要选取面积更大的电阻和电容，而开关电容陷波滤波单元3自身所需的PMOS管和电容都只需要选取较小的即可，因此极大的缩小了整个抑制纹波的带隙基准电路的版图面积。

综合以上所述，本发明实施例的抑制纹波的带隙基准电路，低通滤波单元将基准电压中含有的方形纹波转换为三角形纹波，由于三角形纹波其上升周期和下降周期的中点电压值是相等的，因此利用采样信号的频率与斩波时钟信号的频率相等，相位相差90度，由非交叠时钟产生电路产生采样信号并输出至开关电容陷波滤波电路，开关电容陷波滤波电路即可根据采样信号，对三角形纹波的中点位置进行采样和平均化处理，就可以使得基准电压中含有的三角形纹波的输出为0，从而很好的抑制了基准电压的方形纹波。并且由于引入了开关电容陷波滤波单元，因此低通滤波单元不再需要更大的电容和电阻乘积，即低通滤波单元不再需要更大面积的电容和电阻，相较于实现同等纹波抑制比效果的不包含开关电容陷波滤波单元的带隙基准电路，本发明的带隙基准电路极大的缩小了半导体的版图面积。另外，整个带隙基准电路增加的元器件较少，成本较低且兼容性很强，运行可靠性高，具有较高的实用性。

为了进一步证明本发明的实用性以及最终效果，发明人以斩波频率为62.5Khz为例，假设需要得到40dB(100倍)的纹波抑制比，若只用低通滤波单元实现，则低通滤波单元实际需要一个1MΩ的电阻和一个400pF的电容。其最终的波形图如图9所示，横坐标表示时间time，单位为us，纵坐标表示电压值，单位为V；图9中上方实线为包含方形纹波的基准直流电压(图9中v/BG)，图9中下方实线为包含三角形纹波的低通滤波单元输出电压(图9中v/Vc)。

同样的条件，若是采用本发明的抑制纹波的带隙基准电路，则只需一个1MΩ的电阻和一个3pF的电容将方形纹波(BG)转为三角波纹波(Vc2)，后面再增加一个开关电容陷波滤波单元(只需要20pF的电容)即可实现同样程度的纹波抑制比。其最终的波形图如图10所示，横坐标表示时间time，单位为us，纵坐标表示电压值，单位为V；图10中上方实线为包含方形纹波的基准直流电压(图10中v/BG)，图10中中间实线为包含三角形纹波的低通滤波单元输出电压(图10中v/Vc2)，图10中下方实线为一个采样信号(图10中v/NF)。

而采用本发明的抑制纹波的带隙基准电路，其版图面积只为单独采用低通滤波单元方式的十分之一；例如图11所示：为仅使用低通滤波单元时的电阻和电容所占版图，其面积为250um*175um(工艺条件：140nm工艺，电容用N阱和多晶硅作为上下极板，单位面积电容值约为0.1pF/100um2)；而图12为使用本发明实施例的低通滤波单元+开关电容陷波滤波单元所占版图，其面积为42um*145um(工艺条件：140nm工艺，电容用N阱和多晶硅作为上下极板，单位面积电容值约为0.1pF/100um2)；由此可见，本发明实施例的抑制纹波的带隙基准电路的版图面积极大的缩小，为半导体的小型化提供了极为有效的解决方案。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种抑制纹波的带隙基准电路，其特征在于，所述带隙基准电路为带斩波-稳定放大器的带隙基准电路，所述带隙基准电路包括：

带隙基准单元、低通滤波单元以及开关电容陷波滤波单元；

所述带隙基准单元与所述低通滤波单元连接，用于产生基准电压，所述基准电压中含有方形纹波，所述方形纹波为需要被抑制的纹波；

所述低通滤波单元与所述开关电容陷波滤波单元连接，用于将所述方形纹波转换为三角形纹波；

所述开关电容陷波滤波单元对所述三角形纹波的中点位置进行采样和平均化处理，以使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

其中，所述开关电容陷波滤波单元包括：非交叠时钟产生电路和开关电容陷波滤波电路；

所述非交叠时钟产生电路基于所述带隙基准单元中的斩波时钟信号，产生采样信号并输出至所述开关电容陷波滤波电路；

所述开关电容陷波滤波电路根据所述采样信号，对所述三角形纹波的中点位置进行采样和平均化处理，以使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

所述采样信号的频率与所述斩波时钟信号的频率相等，相位相差90度。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述开关电容陷波滤波电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一电容、第二电容以及第三电容；

所述第一PMOS管的栅极与所述非交叠时钟产生电路连接，源极与所述低通滤波单元的输出端和所述第三PMOS管的源极分别连接，漏极与所述第一电容的第一端和所述第二PMOS管的源极分别连接；

所述第二PMOS管的栅极与所述非交叠时钟产生电路连接，漏极与所述第三电容的第一端和所述第四PMOS管的漏极分别连接；

所述第三PMOS管的栅极与所述非交叠时钟产生电路连接，漏极与所述第二电容的第一端和所述第四PMOS管的源极分别连接；

所述第四PMOS管的栅极与所述非交叠时钟产生电路连接；

所述第一电容的第二端、所述第二电容的第二端以及所述第三电容的第二端均接地；

所述第二PMOS管的漏极和所述第四PMOS管的漏极均为所述带隙基准电路的输出端。

3.根据权利要求1所述的带隙基准电路，其特征在于，所述非交叠时钟产生电路包括：或门、非门以及与非门；

所述或门的第一输入端以相移90度后的斩波时钟信号为输入信号，以所述非门输出端的输出信号为所述或门的第二输入端的输入信号；

所述或门输出端的输出信号为所述采样信号中的第二采样信号，同时所述第二采样信号为所述与非门的第一输入端的输入信号；

所述与非门的第二输入端以相移90度后的斩波时钟信号为输入信号；

所述与非门输出端的输出信号为所述采样信号中的第一采样信号；

所述非门的输入端以所述第一采样信号为输入信号。

4.根据权利要求3所述的带隙基准电路，其特征在于，所述斩波时钟信号包括：第一斩波时钟信号和第二斩波时钟信号；

所述第一斩波时钟信号的频率与所述第一采样信号的频率相同，相位相差90度；

所述第二斩波时钟信号的频率与所述第二采样信号的频率相同，相位相差90度；

所述第一斩波时钟信号和所述第二斩波时钟信为高低电平相反的信号；

所述第一采样信号和所述第二采样信号为高低电平相反的信号。

5.根据权利要求2所述的带隙基准电路，其特征在于，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管以及所述第四PMOS管的尺寸、参数和形状完全相同。

6.根据权利要求2所述的带隙基准电路，其特征在于，所述第一电容和所述第二电容的电容值相等。

7.根据权利要求4所述的带隙基准电路，其特征在于，在所述第一采样信号为低电平信号时，所述第二采样信号为高电平，此时所述第一PMOS管和所述第四PMOS管导通；

在所述第二采样信号为低电平信号时，所述第一采样信号为高电平，此时所述第二PMOS管和所述第三PMOS管导通。

8.根据权利要求7所述的带隙基准电路，其特征在于，在所述第一PMOS管和所述第四PMOS管导通时，所述低通滤波单元输出端输出的第一电压被采样并储存到所述第一电容中，所述第一电压为所述三角形纹波上升周期的中点电压值；

在所述第二PMOS管和所述第三PMOS管导通时，所述低通滤波单元输出端输出的第二电压被采样并储存到所述第二电容中，同时所述第一电容中储存的电荷通过所述第二PMOS管对所述第三电容充电或放电，所述第二电压为所述三角形纹波下降周期的中点电压值。

9.根据权利要求8所述的带隙基准电路，其特征在于，在所述低通滤波单元输出端输出的第二电压被采样并储存到所述第二电容中，且所述第一PMOS管和所述第四PMOS管导通时，所述第二电容中储存的电荷通过所述第四PMOS管对所述第三电容充电或放电。

10.根据权利要求9所述的带隙基准电路，其特征在于，若所述第一电压和所述第二电压的大小相等，则所述第三电容上的三角形纹波的输出为0，即，使得所述三角形纹波的输出为0，从而抑制所述基准电压的纹波；

若所述第一电压和所述第二电压的大小不相等，则所述第三电容上的三角形纹波的电压取决于所述第一电压与所述第二电压的电压差以及所述第一电容、所述第二电容与所述第三电容的电容值的比值。

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