CN112104368A - 一种受pwm波驱动负载的反馈信号高速采样保持电路 - Google Patents
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Abstract
一种受PWM波驱动负载的反馈信号高速采样保持电路，属于信号采样电路技术领域。本发明包括控制时序模块和积分采样器，控制时序模块同步PWM信号并循环输出，控制时序模块通过控制积分采样器在大于等于3个PWM信号的周期内对反馈信号进行积分、保持、清零，获得反馈信号的平均值，控制积分采样器提供至少一个PWM信号周期的时间用于A/D采样、至少一个PWM信号周期的时间用于调节输出。本发明基于基本数字逻辑电路和模拟电路组合设计，能实现在最少三个PWM信号周期内，用一个PWM信号周期来获得准确的反馈信号平均值，同时给***提供至少一个PWM信号周期的时间用于A/D采样、至少一个PWM信号周期的时间用于调节输出。
Description
技术领域
本发明属于信号采样电路技术领域，具体是涉及一种受PWM波驱动负载的反馈信号高速采样保持电路。
背景技术
以PWM波作为驱动信号的对象很多，例如电机控制、DC/AC变换、DC/DC变换及压电驱动等场合。为了对控制对象进行闭环控制，都必须实时检测被控对象的工作电流或电压反馈信号，工作对象实际上的反馈信号大多都是以驱动信号PWM的基波为基础，叠加了大量高次谐波的一个复杂的组合信号。对工作对象反馈信号的检测通常使用两种方法：其一，精密整流滤波；其二，微处理器高速A/D采样，以获取反馈信号在一个或者多个周期中的平均值。
使用精密整流滤波方法对以PWM波作为驱动信号的对象反馈信号进行处理，特点是输出为直流信号，缺点十分明显，就是想要获得稳定的直流信号需要比较长的滤波滞后时间，对于要求对象高速反应的场合，无法使用此方案。微处理器高速A/D采样进行对象反馈信号处理，在能够提供足够高的采样速度情况下，能够在一个或者多个PWM信号周期内获得反馈信号的平均值，但是当PWM的频率比较高并且受控对象反馈信号的高频分量比较复杂的时候，对微处理器高速A/D采样的速度与处理速度要求也高，以至于需要采用DSP、FPGA和高速独立A/D的高成本方案才能解决问题。
因此需要提出一种新的方案来解决这个问题。
发明内容
本发明主要是解决上述现有技术所存在的技术问题，提供一种受PWM波驱动负载的反馈信号高速采样保持电路。
本发明的上述技术问题主要是通过下述技术方案得以解决的：一种受PWM波驱动负载的反馈信号高速采样保持电路，包括控制时序模块和积分采样器，所述控制时序模块和积分采样器相连，所述控制时序模块同步PWM信号并循环输出，所述控制时序模块通过控制积分采样器在大于等于3个PWM信号的周期内对反馈信号进行积分、保持、清零，从而获得反馈信号的平均值，所述控制时序模块控制积分采样器提供至少一个PWM信号周期的时间用于反馈信号积分、至少一个PWM信号周期的时间保持采样结果和用于A/D采样、至少一个PWM信号周期的时间用于积分采样器清零和调节输出。
作为优选，所述积分采样器进入保持状态时，所述控制时序模块同步触发进行A/D采样；所述积分采样器进入清零状态时，所述控制时序模块调节计算并更新控制输出。
作为优选，所述控制时序模块包括十进制计数器和双四输入端或门芯片，所述十进制计数器将其中一个输出端反馈到复位端形成三进制计数器，所述十进制计数器剩余输出端做循环输出，并与双四输入端或门芯片相应的输入端相连。
作为优选，所述积分采样器包括采样电路和整流电路，所述采样电路分别与整流电路和控制时序模块相连，所述采样电路对整流电路的输出信号进行积分、保持和清零。
作为优选，所述整流电路包括运算放大器U1A、运算放大器U1B、以及***器件，所述***器件包括电阻R1、电阻R2和二极管D1，所述运算放大器U1A的同向输入端接地，所述运算放大器U1A的反向输入端分别接电阻R1的一端和电阻R2的一端，所述电阻R1的另一端作为积分采样器的信号输入端VIN，所述运算放大器U1B的同向输入端分别接电阻R2的另一端和二极管D1的正极，所述二极管D1的负极接运算放大器U1A的输出端，所述运算放大器U1B的输出端分别接其反向输入端和采样电路，且其公共连接端作为整流电路输出信号V1的输出端。
作为优选，所述采样电路包括电阻R3、电阻R4、电阻R5、电容C1、MOS管T1、MOS管T2、MOS管T3、MOS管T4、以及运算放大器U2A，所述电阻R3的一端接整流电路，所述电阻R3的另一端分别接电阻R4的一端和MOS管T1的漏极，且其公共连接端作为整流电路输出信号V2的输出端，所述MOS管T1的源极接MOS管T2的源极，所述MOS管T2的漏极接地，所述MOS管T1的栅极接MOS管T2的栅极，且其公共连接端接控制时序模块，所述运算放大器U2A的同向输入端接地，所述运算放大器U2A的反向输入端分别接电阻R4的另一端、电容C1的一端和MOS管T3的漏极，所述运算放大器U2A的输出端分别接电容C1的另一端和电阻R5的一端，且其公共连接端作为积分采样器的信号输出端VOUT，所述电阻R5的另一端接MOS管T4的漏极，所述MOS管T4的源极接MOS管T3的源极，所述MOS管T4的栅极接MOS管T3的栅极，且其公共连接端接控制时序模块。
本发明具有的有益效果：
1、本发明中，控制时序模块分为积分、保持和清零三个阶段，这三个阶段的时间均可以设置成PWM信号周期的整数倍，控制时序模块可以在多个PWM信号周期内进行设置，控制时序模块最少可以被设置成三个PWM信号周期；
2、本发明基于基本数字逻辑电路和模拟电路组合设计，能够实现在最少三个PWM信号周期内，用一个PWM信号周期来获得准确的反馈信号平均值，同时给***提供至少一个PWM信号周期的时间用于A/D采用、至少一个PWM信号周期的时间用于调节输出；
3、在控制时序模块的控制下，积分采样器首先能够在大于等于3个PWM信号周期中对反馈信号进行积分并获得反馈信号的平均值，然后进入保持状态，为控制器的A/D转换器提供稳定的采样信号和足够长的采样保持时间，最后进入清零状态，为下一个积分环节做零起点准备。
附图说明
图1是本发明的一种电路图；
图2是本发明实施例1主要逻辑控制点波形及积分采样器主要波形点波形的一种示意图；
图3是本发明实施例2控制时序模块的一种电路图；
图4是本发明实施例2控制逻辑电路的主要输出的一种时序图。
图中：1、控制时序模块；2、积分采样器。
具体实施方式
下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。
实施例1：一种受PWM波驱动负载的反馈信号高速采样保持电路，包括控制时序模块1和积分采样器2，所述控制时序模块1和积分采样器2相连，所述控制时序模块1同步PWM信号并循环输出，所述控制时序模块1通过控制积分采样器2在大于等于3个PWM信号的周期内对反馈信号进行积分、保持、清零，从而获得反馈信号的平均值，所述控制时序模块1控制积分采样器2提供至少一个PWM信号周期的时间用于反馈信号积分、至少一个PWM信号周期的时间保持采样结果和用于A/D采样、至少一个PWM信号周期的时间用于积分采样器清零和调节输出。
如图1所示，所述控制时序模块1包括十进制计数器和双四输入端或门芯片，所述十进制计数器的型号为CD4017，所述双四输入端或门芯片的型号为CD4072，所述十进制计数器的输出端为Q0-Q9，所述十进制计数器的输出端Q3通过二极管D2反馈到复位端RESET形成三进制计数器，所述十进制计数器的输出端Q0、输出端Q1和输出端Q2做循环输出，完成三个PWM信号周期的控制时序，分别为：一个PWM信号周期的积分、一个PWM信号周期的保持、一个PWM信号周期的清零。所述双四输入端或门芯片包括芯片U4A和芯片U4B，芯片U4A的第二脚接十进制计数器的输出端Q2，所述芯片U4A的第三脚、第四脚和第五脚均接第二脚，芯片U4A的输出端作为控制时序模块1的输出端CTL1_1，所述芯片U4B的第九脚接十进制计数器的输出端Q1，所述芯片U4B的第十脚接十进制计数器的输出端Q2，所述芯片U4B的第十一脚和第十二脚均接第十脚，所述芯片U4B的输出端作为控制时序模块1的输出端CTL2_1。
时序设计为：Q0对应积分阶段，Q1对应保持阶段，Q2对应清零阶段。使用Q0和Q1的或非信号来控制积分采样器2清零，使用Q1和Q2的或信号配合Q0和Q1的或非信号完成积分、保持和清零。
所述积分采样器2包括采样电路和整流电路，所述采样电路分别与整流电路和控制时序模块1相连，所述采样电路对整流电路的输出信号进行积分、保持和清零。
所述整流电路包括运算放大器U1A、运算放大器U1B、以及***器件，所述***器件包括电阻R1、电阻R2和二极管D1，所述运算放大器U1A的同向输入端接地，所述运算放大器U1A的反向输入端分别接电阻R1的一端和电阻R2的一端，所述电阻R1的另一端作为积分采样器2的信号输入端VIN，用于与反馈信号连接，所述运算放大器U1B的同向输入端分别接电阻R2的另一端和二极管D1的正极，所述二极管D1的负极接运算放大器U1A的输出端，所述运算放大器U1B的输出端分别接其反向输入端和采样电路中电阻R3的一端，且其公共连接端作为整流电路输出信号V1的输出端。
所述采样电路包括电阻R3、电阻R4、电阻R5、电容C1、MOS管T1、MOS管T2、MOS管T3、MOS管T4、以及运算放大器U2A，所述电阻R3的一端接运算放大器U1B的输出端，所述电阻R3的另一端分别接电阻R4的一端和MOS管T1的漏极，且其公共连接端作为整流电路输出信号V2的输出端，所述MOS管T1的源极接MOS管T2的源极，所述MOS管T2的漏极接地，所述MOS管T1的栅极接MOS管T2的栅极，且其公共连接端接控制时序模块1的输出端CTL2_1，所述运算放大器U2A的同向输入端接地，所述运算放大器U2A的反向输入端分别接电阻R4的另一端、电容C1的一端和MOS管T3的漏极，所述运算放大器U2A的输出端分别接电容C1的另一端和电阻R5的一端，且其公共连接端作为积分采样器2的信号输出端VOUT，所述电阻R5的另一端接MOS管T4的漏极，所述MOS管T4的源极接MOS管T3的源极，所述MOS管T4的栅极接MOS管T3的栅极，且其公共连接端接控制时序模块1的输出端CTL1_1。
所述整流电路对交流信号进行整流，并传输至采样电路。对应Q0有效阶段，输出端CTL1_1和输出端CTL2_1均输出低电平，MOS管T1、MOS管T2、MOS管T3和MOS管T4关断，积分采样器2对整流电路的输出信号V1进行积分；对应Q1有效阶段，输出端CTL1_1输出低电平，输出端CTL2_1输出高电平，MOS管T1和MOS管T2导通接地，相当于整流电路的输出信号V2点电位为零，此时积分采样器2因输入信号为零，进入保持状态，此保持状态持续一个PWM信号的周期，于此同时，控制时序模块1用Q2的上升沿同步触发进行A/D采样；对应Q2有效阶段，输出端CTL1_1和输出端CTL2_1均输出高电平，MOS管T1、MOS管T2、MOS管T3和MOS管T4导通，整流电路的输出信号V2点电位为零，同时积分电容C1被放电，积分采样器2进入清零状态。对于控制时序模块1，在A/D采样之后，直到清零结束前，有一个PWM信号周期的时间用于调节计算并更新控制输出。
在图1中，十进制计数器、双四输入端或门芯片、运算放大器U1A和运算放大器U2A的工作电压以±5V为例，使用时可根据实际工况需要调整，逻辑电路以CMOS逻辑芯片为主，使用时可根据实际工况需要调整，运算放大器U1A、运算放大器U1B和运算放大器U2A以OPA2227为例，使用时可根据实际工况需要调整。图2为本实施例主要逻辑控制点波形及积分采样器2主要波形点波形的示意图。在图2中，PWM信号以50％占空比状态为例，反馈信号VIN以三角波为例。
实施例2：一种受PWM波驱动负载的反馈信号高速采样保持电路，与实施例1的区别仅在于十进制计数器完成一个具有2个PWM信号周期的积分、一个具有2个PWM信号周期的保持、一个具有2个PWM信号周期的清零。
对于某些具有应用，可能因为反馈信号噪声较大，仅采样一个周期的平均值误差较大，需要采样对个周期来获得精度较高的平均值；某些应用可能***采样速度慢，需要多个周期的采样保持时间；某些应用可能***输出反应滞后较大，需要在调节输出后预留几个周期的***稳定反应时间。在这种情况下，可以对实施例1中的逻辑时序进行简单修改，以获得多个PWM信号周期的积分时间、多个PWM信号周期的采样保持时间、多个PWM信号周期的清零时间。
如图3所示，为具有2个PWM信号周期的积分时间、2个PWM信号周期的保持时间、2个PWM信号周期的清零时间的控制逻辑电路。CD4017做计数器使用时，可以将积分时间、采样时间和清零时间在3-10个PWM信号周期内进行任意组合分配，如果对计数器进行扩展，则可以在更多PWM信号周期内组合分配。
使用时，所述十进制计数器的输出端Q6通过二极管D2反馈到复位端RESET形成三进制计数器，所述十进制计数器的输出端Q0、输出端Q1、输出端Q2、输出端Q3、输出端Q4和输出端Q5做循环输出，所述双四输入端或门芯片包括芯片U4A和芯片U4B，芯片U4A的第二脚接十进制计数器的输出端Q4，芯片U4A的第三脚接十进制计数器的输出端Q5，芯片U4A的第四脚和第五脚均接第三脚，芯片U4A的输出端作为控制时序模块1的输出端CTL1_1，芯片U4B的第九脚接十进制计数器的输出端Q2，芯片U4B的第十脚接十进制计数器的输出端Q3，芯片U4B的第十一脚接十进制计数器的输出端Q4，芯片U4B的第十二脚接十进制计数器的输出端Q5，芯片U4B的输出端作为控制时序模块1的输出端CTL2_1。时序设计为：Q0和Q1对应积分阶段，Q2和Q3对应保持阶段，Q4和Q5对应清零阶段。
如图4所示，为本实施例控制逻辑电路的主要输出时序图。对应Q0和Q1连续有效阶段，输出端CTL1_1和输出端CTL2_1均输出低电平，MOS管T1、MOS管T2、MOS管T3和MOS管T4关断，积分采样器2对整流电路的输出信号V1进行积分；对应Q2和Q3连续有效阶段，输出端CTL1_1输出低电平，输出端CTL2_1输出高电平，MOS管T1和MOS管T2导通接地，相当于整流电路的输出信号V2点电位为零，此时积分采样器2因输入信号为零，进入保持状态；对应Q4和Q5连续有效阶段，输出端CTL1_1和输出端CTL2_1均输出高电平，MOS管T1、MOS管T2、MOS管T3和MOS管T4导通，整流电路的输出信号V2点电位为零，同时积分电容C1被放电，积分采样器2进入清零状态。
综上所述，本发明中，控制时序模块分为积分、保持和清零三个阶段，这三个阶段的时间均可以设置成PWM信号周期的整数倍，控制时序模块可以在多个PWM信号周期内进行设置，控制时序模块最少可以被设置成三个PWM信号周期；本发明基于基本数字逻辑电路和模拟电路组合设计，能够实现在最少三个PWM信号周期内，用一个PWM信号周期来获得准确的反馈信号平均值，同时给***提供至少一个PWM信号周期的时间用于A/D采用、至少一个PWM信号周期的时间用于调节输出；在控制时序模块的控制下，积分采样器首先能够在大于等于3个PWM信号周期中对反馈信号进行积分并获得反馈信号的平均值，然后进入保持状态，为控制器的A/D转换器提供稳定的采样信号和足够长的采样保持时间，最后进入清零状态，为下一个积分环节做零起点准备。
最后，应当指出，以上实施例仅是本发明较有代表性的例子。显然，本发明不限于上述实施例，还可以有许多变形。凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均应认为属于本发明的保护范围。
Claims (6)
1.一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，包括控制时序模块和积分采样器，所述控制时序模块和积分采样器相连，所述控制时序模块同步PWM信号并循环输出，所述控制时序模块通过控制积分采样器在大于等于3个PWM信号的周期内对反馈信号进行积分、保持、清零，从而获得反馈信号的平均值，所述控制时序模块控制积分采样器提供至少一个PWM信号周期的时间用于反馈信号积分、至少一个PWM信号周期的时间保持采样结果和用于A/D采样、至少一个PWM信号周期的时间用于积分采样器清零和调节输出。
2.根据权利要求1所述一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，所述积分采样器进入保持状态时，所述控制时序模块同步触发进行A/D采样；所述积分采样器进入清零状态时，所述控制时序模块调节计算并更新控制输出。
3.根据权利要求1所述一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，所述控制时序模块包括十进制计数器和双四输入端或门芯片，所述十进制计数器将其中一个输出端反馈到复位端形成三进制计数器，所述十进制计数器剩余输出端做循环输出，并与双四输入端或门芯片相应的输入端相连。
4.根据权利要求1所述一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，所述积分采样器包括采样电路和整流电路，所述采样电路分别与整流电路和控制时序模块相连，所述采样电路对整流电路的输出信号进行积分、保持和清零。
5.根据权利要求4所述一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，所述整流电路包括运算放大器U1A、运算放大器U1B、以及***器件，所述***器件包括电阻R1、电阻R2和二极管D1，所述运算放大器U1A的同向输入端接地，所述运算放大器U1A的反向输入端分别接电阻R1的一端和电阻R2的一端，所述电阻R1的另一端作为积分采样器的信号输入端VIN，所述运算放大器U1B的同向输入端分别接电阻R2的另一端和二极管D1的正极，所述二极管D1的负极接运算放大器U1A的输出端，所述运算放大器U1B的输出端分别接其反向输入端和采样电路，且其公共连接端作为整流电路输出信号V1的输出端。
6.根据权利要求4所述一种受PWM波驱动负载的反馈信号高速采样保持电路，其特征在于，所述采样电路包括电阻R3、电阻R4、电阻R5、电容C1、MOS管T1、MOS管T2、MOS管T3、MOS管T4、以及运算放大器U2A，所述电阻R3的一端接整流电路，所述电阻R3的另一端分别接电阻R4的一端和MOS管T1的漏极，且其公共连接端作为整流电路输出信号V2的输出端，所述MOS管T1的源极接MOS管T2的源极，所述MOS管T2的漏极接地，所述MOS管T1的栅极接MOS管T2的栅极，且其公共连接端接控制时序模块，所述运算放大器U2A的同向输入端接地，所述运算放大器U2A的反向输入端分别接电阻R4的另一端、电容C1的一端和MOS管T3的漏极，所述运算放大器U2A的输出端分别接电容C1的另一端和电阻R5的一端，且其公共连接端作为积分采样器的信号输出端VOUT，所述电阻R5的另一端接MOS管T4的漏极，所述MOS管T4的源极接MOS管T3的源极，所述MOS管T4的栅极接MOS管T3的栅极，且其公共连接端接控制时序模块。
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